EDA 原理及应用 第9章 设计实现和时序仿真
EDA技术与应用课后习题答案
EDA技术与应用课后习题答案EDA技术与应用课后习题答案第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC 的设计和实现;FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境;具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
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2023年EDA技术与VHDL第二版（潘松著）课后习题答案下载EDA技术与VHDL第二版（潘松著）课后答案下载第1章 EDA技术概述1.1 EDA技术及其发展1.1.1 EDA技术的发展1.1.2 EDA技术的涵义1.1.3 EDA技术的基本特征1.2 EDA技术的主要内容及主要的EDA厂商1.2.1 EDA技术的主要内容1.2.2 主要EDA厂商概述1.3 EDA技术实现目标1.3.1 超大规模可编程逻辑器件1.3.2 半定制或全定制ASIC1.3.3 混合ASIC1.4 EDA技术应用1.4.1 EDA技术应用形式1.4.2 EDA技术应用场合1.5 EDA技术的发展趋势1.5.1 可编程器件的发展趋势1.5.2 软件开发工具的发展趋势1.5.3 输入方式的发展趋势__小结思考题和习题第2章大规模可编程逻辑器件2.1 可编程逻辑器件概述2.1.1 PLD的'发展进程2.1.2 PLD的种类及分类方法2.2 简单可编程逻辑器件2.2.1 PLD电路的表示方法及有关符号 2.2.2 PROM基本结构2.2.3 PLA基本结构2.2.4 PAL基本结构2.2.5 GAL基本结构2.3 复杂可编程逻辑器件2.3.1 CPLD基本结构2.3.2 Altera公司器件2.4 现场可编程逻辑器件2.4.1 FPGA整体结构2.4.2 Xilinx公司FPGA器件2.5 在系统可编程逻辑器件2.5.1 ispLSl/pLSl的结构2.5.2 Lattice公司ispLSI系列器件 2.6 FPGA和CPLD的开发应用2.6.1 CPLD和FPGA的编程与配置2.6.2 FPGA和CPLD的性能比较2.6.3 FPGA和CPLD的应用选择__小结思考题和习题第3章 EDA设计流程与开发3.1 EDA设计流程3.1.1 设计输入3.1.2 综合3.1.3 适配3.1.4 时序仿真与功能仿真3.1.5 编程下载3.1.6 硬件测试3.2 ASIC及其设计流程3.2.1 ASIC设计方法3.2.2 一般的ASIC设计流程3.3 可编程逻辑器件的开发环境 3.4 硬件描述语言3.5 IP核__小结思考题和习题第4章硬件描述语言VHDL4.1 VHDL概述4.1.1 VHDL的发展历程4.1.2 VHDL的特点4.2 VHDL程序基本结构4.2.1 实体4.2.2 结构体4.2.3 库4.2.4 程序包4.2.5 配置4.3 VHDL基本要素4.3.1 文字规则4.3.2 数据对象4.3.3 数据类型4.3.4 运算操作符4.3.5 VHDL结构体描述方式 4.4 VHDL顺序语句4.4.1 赋值语句4.4.2 IF语句4.4.3 等待和断言语句4.4.4 cASE语句4.4.5 LOOP语句4.4.6 RETIARN语句4.4.7 过程调用语句4.4.8 REPORT语句4.5 VHDL并行语句4.5.1 进程语句4.5.2 块语句4.5.3 并行信号代人语句4.5.4 并行过程调用语句4.5.5 并行断言语句4.5.6 参数传递语句4.5.7 元件例化语句__小结思考题和习题第5章 QuartusⅡ软件及其应用5.1 基本设计流程5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程5.1.3 编译前设计5.1.4 全程编译5.1.5 时序仿真5.1.6 应用RTL电路图观察器5.2 引脚设置和下载5.2.1 引脚锁定5.2.2 配置文件下载5.2.3 AS模式编程配置器件5.2.4 JTAG间接模式编程配置器件5.2.5 USBBlaster编程配置器件使用方法 __小结思考题和习题第6章 VHDL应用实例6.1 组合逻辑电路设计6.1.1 基本门电路设计6.1.2 译码器设计6.1.3 数据选择器设计6.1.4 三态门设计6.1.5 编码器设计6.1.6 数值比较器设计6.2 时序逻辑电路设计6.2.1 时钟信号和复位信号6.2.2 触发器设计6.2.3 寄存器和移位寄存器设计6.2.4 计数器设计6.2.5 存储器设计6.3 综合实例——数字秒表的设计__小结思考题和习题第7章状态机设计7.1 一般有限状态机7.1.1 数据类型定义语句7.1.2 为什么要使用状态机 7.1.3 一般有限状态机的设计 7.2 Moore型有限状态机设计 7.2.1 多进程有限状态机7.2.2 单进程有限状态机7.3 Mealy型有限状态机7.4 状态编码7.4.1 状态位直接输出型编码 7.4.2 顺序编码7.4.3 一位热码编码7.5 状态机处理__小结思考题和习题第8章 EDlA实验开发系统8.1 GW48型实验开发系统原理与应用8.1.1 系统性能及使用注意事项8.1.2 GW48系统主板结构与使用方法8.2 实验电路结构图8.2.1 实验电路信号资源符号图说明8.2.2 各实验电路结构图特点与适用范围简述8.3 GW48CK/GK/EK/PK2系统信号名与芯片引脚对照表 __小结思考题和习题第9章 EnA技术实验实验一：全加器的设计实验二：4位加减法器的设计实验三：基本D触发器的设计实验四：同步清零计数器的设计实验五：基本移位寄存器的设计串人/串出移位寄存器实验六：同步预置数串行输出移位寄存器的设计实验七：半整数分频器的设计实验八：音乐发生器的设计实验九：交通灯控制器的设计实验十：数字时钟的设计EDA技术与VHDL第二版（潘松著）：内容简介《EDA技术与VHDL》主要内容有Altera公司可编程器件及器件的选用、QuartusⅡ开发工具的使用;VHDL硬件描述语言及丰富的数字电路和电子数字系统EDA设计实例。
EDA原理及应用 共263页PPT资料
EDA技术发展历史
EDA技术随着计算机、集成电路、电子系统设 计的发展，经历了三个发展阶段：
1、计算机辅助设计（CAD） 2、计算机辅助工程设计（CAE） 3、电子设计自动化（EDA）
1、计算机辅助设计(CAD)
硬件设计发展的初级阶段。在此阶段，大量选用中 小规模标准集成电路，将产品设计过程中高度重复 性的布图布线工作，采用二维图形编辑与分析的 CAD工具。由于PCB布图布线工具受到计算机工作 平台的制约，其支持的设计工作有限且性能比较差。
广义EDA技术，是通过计算机及其电子系统的辅助 分析和设计软件，完成电子系统某一部分的设计过 程。因此，广义EDA技术除了包含狭义的EDA技术 外，还包括计算机辅助分析CAA技术（如PSPICE， EWB，MATLAB等），印刷电路板计算机辅助设计 PCB-CAD技术（如PROTEL，ORCAD等）和其它高 频和射频设计和分析的工具等。
2、设计输入 设计输入是将所设计的系统或电路以开发软件要求 的某种形式表示出来，并输入EDA工具的过程。常 用的方法有硬件描述语言（HDL）和原理图输入方 法等。 原理图输入方式是一种最直接的描述方式，在可编 程芯片发展的早期应用较广，它将所需的器件从元 件库中调出来，画出原理图。这种方法虽然直观并 易于仿真，但效率低，且不易维护。更主要的缺点 是可移植性差。 HDL语言输入法利用文本描述设计，主要使用行为 级HDL，其主流语言是Verilog HDL和VHDL。
6、大多数EDA软件都具有仿真和模拟功能；
EDA技术的主要内容
基于狭义EDA技术进行可编程逻辑器件的设计应掌 握以下几个方面的内容： １、大规模可编程逻辑器件PLD，是利用EDA技术 进行电子系统设计的载体； ２、硬件描述语言HDL，是利用EDA技术进行电子 系统设计的主要表达手段； ３、EDA设计软件EDAS：是利用EDA技术进行电 子系统设计的自动化设计工具； ４、相关的硬件平台，是利用EDA技术进行电子系 统设计的下载工具及硬件验证工具；
第9章 EDA技术及应用
9.1.1 EDA技术的涵义
• 狭义的EDA技术，就是指以大规模可编程逻辑器件为 设计载体，以硬件描述语言为系统逻辑描述的主要表 达方式，以计算机、大规模可编程逻辑器件的开发软 件及实验开发系统为设计工具，通过有关的开发软件 ，自动完成用软件方式设计电子系统，主要包括从硬 件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合 及优化、逻辑布局布线、逻辑仿真，直至对于特定目 标芯片的适配编译、逻辑映射、编程下载等工作，最 终形成集成电子系统或专用集成芯片的一门新技术， 或称为IES/ASIC自动设计技术。
兰州财经大学电子工程系
• 2. 逻辑综合 • 逻辑综合就是将设计者在EDA平台上编辑输入的文
本、图形描述，根据给定的硬件结构组件和约束控 制条件进行编译、优化、转换和综合，最终获得门 级电路甚至更底层的电路描述网表文件。综合后的 网表文件具有硬件可实现性。 • 3. 适配 • 适配又称结构综合器，它的功能是将逻辑综合产生 的网表文件配置于指定的目标器件中，使之产生最 终的下载文件，如JEDEC、Jam格式的文件。
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9.2 大规模可编程逻辑器件
• 可编程逻辑器件(Programmable Logic Devices，简称 PLD)是一种由用户编程以实现某种逻辑功能的新型逻辑 器件。
• PLD 经 历 了 从 PROM 、 PLA 、 PAL 、 GAL 到 FPGA 、 ispLSI等高密度PLD的发展过程。
原理图/HDL文本编辑
综合 逻辑综合器
FPGA/CPLD适配 结构综合器
FPGA/CPLD 编程下载
时序与功 能仿真
硬件测试
ቤተ መጻሕፍቲ ባይዱ
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eda原理与应用
eda原理与应用
EDA原理与应用
EDA（Electronic Design Automation）是一种利用计算机技术
进行电子设计的方法。
它涉及到设计流程的自动化，包括电路设计、布局与布线、验证和仿真等方面。
EDA的主要目标是
提高电子设计的效率和质量，降低设计成本和时间。
EDA的应用非常广泛，几乎涉及到所有电子产品的设计和开发。
它被广泛应用于各种领域，包括集成电路设计、PCB设
计和自动驾驶系统设计等。
在集成电路设计中，EDA工具可
以帮助设计师完成电路的逻辑设计、物理布局和时序分析等工作。
在PCB设计中，EDA工具可以帮助设计师进行PCB的布线、信号完整性分析和电磁兼容性设计等。
在自动驾驶系统设计中，EDA工具可以帮助设计师进行传感器数据处理、路径
规划和决策控制等。
EDA的原理主要包括数学建模、算法设计和软件实现等方面。
数学建模是将电子系统的行为转化为数学表达式，以便进行系统级设计和优化。
算法设计是指选择合适的算法和数据结构来解决设计问题，如布局、布线和时序分析等。
软件实现是指将算法和数学模型实现为计算机程序，以便进行自动化设计和验证。
总的来说，EDA的原理和应用都是在利用计算机技术来帮助
设计师进行电子系统的设计和开发。
通过应用EDA工具，可
以实现设计自动化、效率提升和质量改进，从而推动电子产品的创新和发展。
EDA技术实用教程时序仿真与硬件实现
⑴ 打开并建立新工程管理窗口
4.1 VHDL程序输入与仿真测试
4.1.2 创建工程
⑵ 将设计文件加入工程中
4.1 VHDL程序输入与仿真测试
4.1.2 创建工程
⑶ 选择目标芯片
4.1 VHDL程序输入与仿真测试
4.1.2 创建工程
⑷ 工具设置
⑸ 结束设置
4.1 VHDL程序输入与仿真测试
(1) 实验目的： (2) 实验原理：
(3) 实验内容1：
(4)实验内容2： (5) 实验内容3： (6) 实验内容4：
实验与设计
实验与设计
4-5 原理图输入法设计8位十进制显示的频率计
(1) 实验目的： (2) 原理说明： (3) 实验内容1： (4) 实验内容2： (5) 实验内容3： 5E+系统的演示示例： /KX_7C5EE+/EXPERIMENTs/EXP10_FTEST_6LED/CNT6B。
4-2 由图4-35和图4-36，详细说明工程CNT10的硬件工作情况。
4-3 如何为设计中的SignalTap II加入独立采样时钟？试给出完整的程序和对它的 实测结果。
4-4 参考Quartus II的Help，详细说明Assignments菜单中Settings对话框的功能。 (1) 说明其中的Timing Requirements & Qptions的功能、使用方法和检测途径。 (2) 说明其中的Compilation Process的功能和使用方法。 (3) 说明Analysis & Synthesis Setting的功能和使用方法，以及其中的 Synthesis Netlist Optimization的功能和使用方法。 (4) 说明Fitter Settings中的Design Assistant和Simulator功能，举例说明它们的 使用方法。
Altium Designer15.0 第9章 数字电路仿真实现
Copyright © 2009 Altium Limited
时序逻辑电路的门级仿真 --构建三位计数器仿真电路
在SN74LS173三个D输入端分别给出Q0、Q1和Q2网络标号， 在其三个Q输出端分别给出D0，D1和D2网络标号，在时钟输入
HDL比较适合算法级（Algorithm）、寄存器传输级（RTL）、逻辑级
时序逻辑电路的门级仿真 --分析三位计数器电路的仿真结果
基于HDL语言的数字系统仿真及验证 --HDL功能及特点
硬件描述语言（Hardware Description Language）是硬件 设计人员和电子设计自动化（EDA）工具之间的界面。
其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。
数字电路仿真实现
何宾 2015.07
学习内容和目标
数字逻辑仿真库的构建
时序逻辑电路的仿真 基于HDL语言的数字系统仿真及验证
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2
数字逻辑仿真库的构建 --导入与数字逻辑仿真相关的原理图库
在IE浏览器中输入：网址，打开wiki 界面。
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基于HDL语言的数字系统仿真及验证 --HDL功能及特点
利用计算机的巨大能力对Verilog HDL或VHDL建模的复杂数 字逻辑进行仿真，然后自动综合，生成符合要求且在电路结构
上可以实现的数字逻辑网表（Netlist）。 根据网表和某种工艺的器件自动生成具体电路。
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EDA仿真功能及应用介绍
EDA仿真功能及应用介绍1、仿真的目的：在软件环境下，验证电路的行为和设想中的是否一致。
2、仿真的分类：a) 功能仿真：在RTL层进行的仿真，其特点是不考虑构成电路的逻辑和门的时间延迟，着重考虑电路在理想环境下的行为和设计构想的一致性；b) 时序仿真：又称为后仿真，是在电路已经映射到特定的工艺环境后，将电路的路径延迟和门延迟考虑进对电路行为的影响后，来比较电路的行为是否还能够在一定条件下满足设计构想。
3、功能仿真的目的：a) 设计出能工作的电路：因此功能仿真不是一个孤立的过程，其和综合、时序分析等形成一个反馈工作过程，只有这个过程收敛，各个环节才有意义。
而孤立的功能仿真通过是没有意义的，如果在时序分析过程中发现时序不满足需要更改代码，则功能仿真必须从新进行。
因此正确的工作流程是：b）代码排错：功能仿真是代码排错的最重要的手段之一。
4、 modelsim的高级功能：Code Coveragea) 代码覆盖率是验证激励是否完备，检验代码质量的一个重要手段。
测试激励的代码覆盖率至少要达到95％以上，才能基本认为代码在逻辑上是通过质量控制的，才能进入综合步骤；b) 代码覆盖率是保证高质量代码的必要条件，但却不是充分条件。
即便代码行覆盖和分支覆盖都能够达到100％，也不能肯定的说代码已经得到100％的验证。
除非所有的分支覆盖都能够进行组合遍历。
c) 在大的设计中，如果想通过一个激励就验证完一个设计或者模块是不现实的。
一方面是从逻辑功能上很难做到；另外一方面是因为如果在一个激励中包括了各种情况，整个仿真过程的速度会随着计算机内存的消耗而成线性下降，效率低下。
d) 通常的做法是每一个激励只验证电路功能的某个方面。
整个电路的功能验证由数个激励共同完成。
在这种验证方法中代码覆盖率更显重要，因为可以通过代码覆盖率来控制激励对功能的覆盖程度。
e) modelsim的Code coverage不但能记录各个激励对代码的“行覆盖”和“分支覆盖”，而且能够将各个激励的覆盖记录进行合并，做到对覆盖率的全面监测。
EDA技术与应用课后习题答案（2）
EDA技术与应用课后习题答案（2）END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1=”0” THEN outy<=a1;ELSE outy<=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。
4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; --输入选择信号CLK0:IN STD_LOGIC; --输入信号OUT1:OUT STD_LOGIC);--输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK ‘EVENT AND CLK=’1’THEN Q<=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1<=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.给出1位全减器的VHDL描述。
要求：(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in 是借位输入。
(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr) 4-5.答案底层文件1：or2a.VHD实现或门操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;底层文件2：h_subber.VHD实现一位半减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out::OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINxyz <= x & y;PROCESS(xyz)BEGINCASE xyz ISWHEN "00" => diff<='0';s_out<='0';WHEN "01" => diff<='1';s_out<='1';WHEN "10" => diff<='1';s_out<='0';WHEN "11" => diff<='0';s_out<='0';WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;顶层文件：f_subber.VHD实现一位全减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber IS COMPONENT h_subberPORT(x,y:IN STD_LOGIC;diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);u2: h_subber PORT MAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);u3: or2a PORT MAP(a=>f,b=>e,c=>sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。
eda原理及应用试题及答案
eda原理及应用试题及答案一、选择题（每题2分，共20分）1. EDA（Electronic Design Automation）的中文意思是：A. 电子设计自动化B. 电子文档自动化C. 电子数据自动化D. 电子设备自动化答案：A2. EDA技术不包括以下哪一项：A. 电路仿真B. PCB设计C. 电子制图D. 硬件描述语言答案：C3. 在EDA中，HDL指的是：A. 高级数据链接B. 高级设计语言C. 硬件描述语言D. 硬件开发语言答案：C4. 下列哪个不是EDA软件工具的功能：A. 逻辑综合B. 布局布线C. 代码编译D. 时序分析答案：C5. 在EDA中，用于描述数字逻辑电路行为的HDL是：A. VerilogB. VHDLC. C语言D. Java答案：A6. EDA技术在以下哪个领域应用最为广泛：A. 软件开发B. 机械设计C. 电子设计D. 建筑设计答案：C7. 以下哪个不是EDA工具所支持的仿真类型：A. 功能仿真B. 时序仿真C. 物理仿真D. 行为仿真答案：C8. 在EDA设计流程中，通常最后进行的步骤是：A. 逻辑综合B. 布局布线C. 编译D. 测试答案：D9. 以下哪个不是EDA设计流程中的步骤：A. 需求分析B. 逻辑设计C. 电路测试D. 市场调研答案：D10. EDA技术可以提高以下哪方面的效率：A. 电路设计B. 产品销售C. 客户服务D. 物流管理答案：A二、填空题（每题2分，共20分）1. EDA技术的核心是______，它允许设计师在没有实际硬件的情况下对电路进行测试和验证。
答案：仿真2. 在EDA中，______是一种高级的编程语言，用于描述和设计电子系统。
答案：硬件描述语言3. 逻辑综合是将______转换为门级网表的过程。
答案：HDL代码4. PCB设计中，EDA工具可以帮助设计师进行______和______。
答案：布局；布线5. 时序分析是确保电路在规定的______内正确工作的分析。
EDA期末试卷及答案
EDA期末试卷一、填空题1．一般把EDA技术的发展分为 MOS时代、 CMOS代和 ASIC 三个阶段。
2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
3．EDA设计输入主要包括图形输入、 HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。
5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下载到 FPGA 和 CPLD 芯片中，完成硬件设计和验证。
8．MAX+PLUS的文本文件类型是（后缀名） .VHD 。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
二、选择题：。
11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器B.综合器C.适配器D.下载器12．在执行MAX+PLUSⅡ的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量。
A .Create default symbol B. SimulatorC. CompilerD.Timing Analyzer13．VHDL常用的库是（A ）A. IEEEB.STDC. WORKD. PACKAGE 14．下面既是并行语句又是串行语句的是（ C ）A.变量赋值B.信号赋值C.PROCESS语句D.WHEN…ELSE 语句15．在VHDL中，用语句（D ）表示clock的下降沿。
A. clock’EVENTB. clock’EVENT AND clock=’1’C. clock=’0’D. clock’EVENT AND clock=’0’16． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
eda教学1
EDA设计导论- PLD设计方法
设计已经从传统的自下而上的方法， 转变成自上而下的设计方法。传统上的设 计方法是自下而上的设计方法，是以固定 功能元件为基础，基于电路板的设计方法。 这种设计方法有下面的缺点：
第一章
系统调试、测试与性能分析
完整系统构成
设计依赖于设计人员的经验。
设计依赖于现有的通用元器件。
EDA 原理及应用
何宾 2008.09
E - mail: hebin@
课程进度安排：
56学时（课堂教学40学时，上机实验16学时） 课堂教学内容： 第1章-EDA设计导论 第2章-可编程逻辑器件设计方法 第3章-VHDL语言基础 第4章-数字逻辑单元设计 第5章-VHDL高级设计技术 第6章-基于HDL和原理图的设计输入 第7章-设计综合和行为仿真 第8章-设计实现和时序仿真 第9章-设计下载和调试 第10章-设计示例（数字钟、UART、数字电压表）
子系统设计的下载工具及硬件验证工具；
EDA设计导论- EDA技术涵义
● 大规模可编程逻辑器件（PLD）
第一章
现在所说的PLD器件一般包含现场可编程门阵列（FPGA）和复 杂可编程逻辑器件（CPLD）。
由于PLD的集成规模非常大，因此可利用先进的EDA工具进 行电子系统设计和产品开发。由于开发工具的通用性、设计语言的 标准化以及设计过程几乎与所用器件的硬件结构无关，因而设计开 发成功的各类逻辑功能块软件有很好的兼容性和可移植性。
EDA设计导论- EDA技术涵义
● 硬件描述语言
第一章
(5)支持的EDA工具：支持VHDL和Verilog的EDA工具很多，但 支持ABEL的综合器仅仅Dataio一家。
(6)国际化程度：VHDL和Verilog已成为IEEE标准，而ABEL正朝 国际化标准努力。在新世纪中，VHDL与Verilog语言将承担几乎全 部的数字系统设计任务。
EDA原理及应用课程设计
EDA原理及应用课程设计背景介绍EDA（Electronic Design Automation，电子设计自动化）是指使用计算机技术在电路设计中进行自动化辅助设计、模拟、验证、测试和维护的过程。
EDA包括了大量的电子设计流程，如逻辑综合、逻辑仿真、布局布线、物理仿真、测试等。
EDA 工具的使用对于提高电子设计的质量和效率至关重要。
随着电子技术的不断发展和应用领域的不断扩大，对EDA工具的需求也日益增加。
而在大学电子系的教学中，EDA工具也越来越受到重视。
因此，本文将针对EDA原理及应用课程设计进行总结和讨论。
课程目标本课程的主要目标是使学生掌握EDA工具的基本原理和应用技能，学会使用EDA工具进行电路设计和分析，能够独立完成电路设计与仿真。
其中，课程具体目标如下：1.了解EDA的概念、发展历程和主要应用领域。
2.掌握EDA工具的基本原理和使用方法，包括逻辑仿真、布局布线、物理仿真、测试等。
3.通过本课程的学习，使学生能够独立完成电路设计、仿真与分析。
课程内容本课程的主要内容包括以下几个方面：EDA概述1.EDA概念及发展历程介绍。
2.EDA在电子设计中的应用。
3.常用EDA工具的概述。
逻辑综合与逻辑仿真1.常见电路的逻辑设计方法。
2.VHDL和Verilog语言的基础知识。
3.逻辑设计的仿真方法和工具使用。
布局布线与物理仿真1.电路设计的布局布线方法。
2.布局布线工具的使用。
3.布局布线的物理仿真方法。
电路测试1.电路测试的基本概念和方法。
2.电路测试工具的使用。
课程设计1.选题和方案设计。
2.电路设计与仿真的软件使用。
3.报告撰写和展示。
教学方法本课程采用理论与实践相结合的教学方法，主要包括以下几个方面：1.理论课讲解：通过PPT和教材的方式进行讲解，使学生对EDA的基本原理和应用有一个全面的认识。
2.仿真实践：通过具体的案例，让学生操作EDA工具进行电路设计和仿真。
3.课程设计：通过选题、设计、仿真、测试和报告等全过程实践，提高学生对EDA工具的掌握程度和独立实践能力。
EDA技术习题.
第一章EDA技术概述填空题1.一般把EDA技术的发展分为_______、_______和________三个阶段。
2.在EDA发展的_________阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。
3.在EDA发展的_______阶段，人们可与将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用。
4.EDA设计流程包括_________、__________、__________和_________四个步骤。
5.EDA的设计验证包括________、__________和_________。
6.EDA的设计输入方式主要包括________、________和_________。
7.文本输入是指采用_________进行电路设计的方式。
8.功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为_______。
9.时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为________或_______。
10.当前最流行的并成为IEEE标准的硬件描述语言包括_________和________.11.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为_______的设计法。
12.EDA工具大致可以分为________、_______、_______、________以及_____等5个模块。
13.将硬件描述语言转换为硬件电路的重要工具称为_______。
单项选择题1.将设计的系统或电路按照EDA开发软件要求的某种形式表示出来,并送入计算机的过程称为( ).①设计输入②设计输出③仿真④综合2.在设计输入完成后，应立即对设计文件进行（）①编辑②编译③功能仿真④时序仿真3.在设计处理工程中，可产生器件编程使用的数据文件，对于CPLD来说是产生（）①熔丝图②位流数据③图形④仿真4.在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA来说是生成（）①熔丝图②位流数据③图形④仿真5．在C语言的基础上演化而来的硬件描述语言是（）①VHDL②Verilog HDL③AHD④CUPL6.基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（）设计法。
EDA原理及VHDL实现
• 所要求电子系统的设计。
数字系统EDA技术发展概述
•
EDA技术所涉及的领域相当广泛，业界
一般将
• EDA技术分成:
狭义EDA技术
广义EDA技术
数字系统EDA技术发展概述
•
狭义EDA技术，就是指以大规模可编程逻辑
器件为
• 设计载体，以硬件描述语言为系统逻辑描述的主要表达 方
• 式，以计算机、大规模可编程逻辑器件的开发软件及实 验
EDA原理及VHDL实现
课程内容
• 第1章 数字系统EDA设计概论 • 第2章 可编程逻辑器件设计方法 • 第3章 VHDL语言基础 • 第4章 数字逻辑单元设计 • 第5章 数字系统高级设计技术（*） • 第6章 基于HDL设计输入 • 第7章 基于原理图设计输入 • 第8章 设计综合和行为仿真 • 第9章 设计实现和时序仿真
Xilinx成立，并发明了现场可编程门阵列（Field Programmable Gate Array, FPGA）。Gateway设计自动化公司，引入了硬件描述语言Verilog。
VHDL成为IEEE标准（IEEE 1076）。
Cadence Design System收购Verilog。
Verilog成为IEEE标准。
IBM个人电脑诞生。 美国国防部开始开发VHDL。VHDL中的V表示VHSIC(Very High Speed Integrated Circuit，超高速集成电路)，HDL代表（Hardware Description Language, HDL）.
Intermetric，IBM和TI授权开发VHDL。
数字系统设计技术发展历史
1946
1947 1948 1951 1953 1958
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第9章 设计实现和时序仿真-创建时序约束
图9.4 创建时序约束
第9章 设计实现和时序仿真-设计翻译
在实现过程中，ISE管理文件的创建。ISE工具的属性对 话框对其进行设置，这将完全控制设计的实现 （implement）过程。一般情况下，先设置选项，然后双 击Implement Design执行整个流程，下面将给出设计实现 过程中的每一步骤的详细过程。在翻译过程中， NGDBuild程序完成以下功能： 1、将输入设计网表和写入的结果转换成单个综合NGD 网表。这个网表描述了设计逻辑，包括布局及时序约束； 2、完成时序规范及逻辑设计规则的检查校验； 3、从用户约束文件（UCF）中，将约束加入综合网表 中；
第9章 设计实现和时序仿真-时序约束
图9.5 约束编辑器-全局分支
第9章 设计实现和时序仿真-时序约束
如图9.5所示，约束编辑器产生一个有效的UCF文件， 翻译步骤（NGDBuild）通过使用UCF文件和其设计源网 表文件，产生一个新NGD文件。映射过程读取NGD文件。 在该设计中，stopwatch.ngd 和stopwatch.ucf文件自动输入 到约束编辑器中。 在下面一部分中，与PERIOD，全局OFFSET IN，全局 OFFSET OUT和TIMEGRP OFFSET IN有关的约束条件将 写入UCF并在随后的实现过程中使用。如图9.6所示，时序 约束的全局分支自动显示设计中的所有时钟网络。
第9章 设计实现和时序仿真 -设置实现属性参数
实现属性决定了软件映射，布局布线及优化过程。这 一部分介绍如何在设计实现中设置其属性的过程，下面给 出了设置属性的步骤和方法： 1、在Source Tab选项卡中，选择顶层文件stopwatch； 2、在Processes选项卡中，右键单击Implement Design； 3、选择右键菜单栏中的Properties选项，Processes Properties对话框提供了翻译，映射，布局布线，仿真和时 序报告等属性，注意设计实现中不同方面的属性类型； 4、如图9.1,在对话框的右下角，设置属性的显示级别为 Advanced，这个全局性的设置，可看到所有可用的属性；
第9章 设计实现和时序仿真-建立约束文件
前几章仿真设计的秒表系统，包括5个输入：CLK， RESET，LAP_LOAD，MODE和SRTSTP。如果已经通过 原理图或HDL输入创建了工程，并设计输入了源文件和 EDIF网表文件。创建UCF文件的步骤： 1、在Source Tab选项卡中，选择顶层文件stopwatch； 2、选择Project→New Source，选择Implementation Constraints File； 3、输入 stopwatch.ucf 作为文件名，单击Next； 4、在列表中选择stopwatch文件作为UCF的约束对象文 件（UCF一般情况下是对顶层文件的约束），单击Next， 最后单击Finish。
第9章 设计实现和时序仿真-创建分区
图9.3 创建新的分区
保存状态为继承关系，取决于顶层分区，顶层分区默认 为Routing，可以改为Routing，Placement，或Sysnthesis。 可在Partition Properties中进行设置。
第9章 设计实现和时序仿真-创建时序约束
用户约束文件（UCF）提供了一个无需回到设计输入工 具就能约束逻辑设计的构造方法。可使用约束编辑器和平 面图编辑器的图形化界面进行时序和管脚约束。启动约束 编辑器，下面给出创建时序约束的步骤： 1、在Source Tab选项卡中，选择Stopwatch； 2、在Processes选项卡中，展开User Constraints层级目 录； 3、双击Create Timing Constraints，如图9.4，这时自动 执行翻译步骤，然后约束编辑器自动打开。
第9章 设计实现和时序仿真 -管脚和面积约束
图9.13 管脚约束
• • • •
8、如图9.13所示，在LOC栏中，约束以下管脚： LCD_E->AB4; LCD_RS->Y14; LCD_RW->W13；
第9章 设计实现和时序仿真 -管脚和面积约束
1、在Sources窗口中，选择stopwatch模块； 2、单击+展开Implement Design目录层级； 3、单击+展开Translate目录层级； 4、如图9.11所示，双击Assign Package Pins PostTranslate，那么Floorplan编辑器自动启动；如果是EDIF 工程，双击用户约束目录下的Assign Package Pins；
第9章 设计实现和时序仿真 -设置实现属性参数
图9.2 布局布线属性设置
• 11、单击OK退出Process Properties对话框；
第9章 设计实现和时序仿真-创建分区
在逻辑设置中一个实例创建一个分区是为了表明在实现 过程中这个实例可与重复利用。分区可以嵌套分级并在任 何一个设计的HDL模块中定义。在Verilog中分区设置基于 模块实例，而在VHDL中，分区设置是基于实体构造。一 个由多个实例构成的模块将有多个分区—一个分区对应一 个实例。HDL设计的顶层有一个默认分区。分区自动识别 输入源的变化，包括HDL的改变，约束改变和命令行的改 变。分区的创建在综合工具中完成。下面给出完成设计中 的分区操作使能的步骤：
第9章 设计实现和时序仿真-时序约束
图9.7 时序约束
10、在Souces界面中，选择时序约束的端口（Port）， 左侧即为当前的端口列表； 11、在Port Name栏中，选择SF_D<0>； 12、按住Shift键并选择SF_D<7>，即为选择了一组端 口； 13、在Group Name框中，输入display_grp，并单击 Create Group按钮创建分组；
第9章 设计实现和时序仿真-实现过程概述
翻译的主要作用是将综合输出的逻辑网表翻译为 Xilinx特定器件的底层结构和硬件原语。 映射的主要作用是将设计映射到具体型号的器件上。 布局布线的主要作用是调用Xilinx布局布线器，根据 用户约束和物理约束，对设计模块进行实际的布局，并根 据设计连接，对布局后的模块进行布线，产生PLD配置文 件。
第9章 设计实现和时序仿真-创建分区
1、在Source Tab选项卡中，选择lcd_cntrl_inst 模块并右 键单击; 2、在右键菜单中选项New Partition 3、同样对timer_state 执行上述操作 4、同样对timer_inst 执行上述操作 注意：在ISE9.1i中，如果分区设置在原理图模块中，那 么不允许进行反复映射。
ห้องสมุดไป่ตู้
第9章 设计实现和时序仿真 -设置实现属性参数
图9.1 静态时序报告属性设置
第9章 设计实现和时序仿真 -设置实现属性参数
5、单击Post-Map Static Timing Report Properties类型； 6、将报告类型改为Verbose Report，这个报告将会在映 射完成之后产生； 7、单击Post-Place & Route Static Timing Report Properties（布局布线后静态时序报告）类型； 8、将报告类型改为Verbose Report，这个报告将会在布 局布线完成之后产生； 9、单击Place & Route Properties类型； 10、如图9.2，将Place & Route Effort Level (Overall)设置 为High，这个选项将提高在实现过程中全局布局布线的水 平；
第9章 设计实现和时序仿真 -管脚和面积约束
图9.11 编辑管脚位置
5、如图9.12所示，选择工作区中的Package标签： 视图显示器件封装；
第9章 设计实现和时序仿真 -管脚和面积约束
图9.12 Floorplan编辑器
6、选择Processes 面板中选择Design Object标签：窗口 显示所有设计对象； 7、在Design Object标签中, 在选择过滤器中将 ALL改为 IOs, 并输入“LCD_”；
第9章 设计实现和时序仿真-实现过程概述
在ISE中的实现（Implement）过程，是将综合输出的逻 辑网表翻译成所选器件的底层模块与硬件原语，将设计映 射到器件结构上，进行布局布线，达到在选定器件上实现 设计的目的。 实现过程主要分为3个步骤：翻译（Translate）逻辑网 表，映射（Map）到器件单元与布局布线（Place & Route）。
4、在单元选择下拉菜单中选择ns； 5、在输入抖动部分， Time框中输入60； 6、在单元选择下拉菜单中选择ps； 7、单击OK，通过全局时钟约束设定来更新周期单元 （默认为50%运行周期）； 8、单击选择时钟信号的Pad to Setup单元，并输入6ns： 设置了输入信号的Global OFFSET IN约束； 9、单击选择时钟信号的Clock to Pad 单元，如图9.7，输 入38ns：设置了输入信号的Global OFFSET OUT约束；
设计实现和时序仿真
何宾 2008.09
第9章 设计实现和时序仿真-本章概要
本章首先对建立用户约束文件的方法和设计分区进行 了介绍。 随后，本章对ISE设计流程的实现过程进行了详细的 介绍，其中包括翻译、映射和布局布线的过程。在每个 实现步骤中，介绍了属性参数的设置以及查看时序报告 的方法。 在此基础上，对布局布线后的设计进行了时序仿真， 对设计进行时序仿真分别使用了Modelsim仿真器和ISE 仿真器完成。
第9章 设计实现和时序仿真-时序约束
图9.8 管脚约束
14、在Select Group下拉菜单中，选择你所创建的分 组；
第9章 设计实现和时序仿真-时序约束
图9.9 时序约束
• • • • •
15、单击Clock to Pad，Clock to Pad对话框被打开； 16、在Timing Requirement 中输入32； 17、在Relative to Clock Pad Net中选择CLK； 18、单击OK； 19、选择File→Save，那么所有的改动都将保存在当前 目录下的stopwatch.ucf文件中； • 20、选择File→Close，关闭约束编辑器；