计算机系统结构第五章
计算机组成原理教案(第五章)
(1) I1: ADD R1，R2，R3 ； I2: SUB R4，R1，R5 ；
3.联合控制方式
此为同步控制和异步控制相结合的方式。 情况（1） 大部分操作序列安排在固定的机器周 期中，对某些 时间难以确定的操作则以执行部件的“回答”信号作为本次操 作的结束； 情况（2） 机器周期的节拍脉冲数固定，但是各条指令周期的 机器周期数不固定。
5.4 微程序控制器
5.4.1 微命令和微操作
控 制 字 段 判别测试字段
下地址字段
按照控制字段的编码方法不同，水平型微指令又分为三种：
I. 全水平型(不译法)微指令 II. 字段译码法水平型微指令 III. 直接和译码相混合的水平型微指令。
2.垂直型微指令
微指令中设置微操作码字段，采用微操作码编译法，由 微操作码规定微指令的功能 ，称为垂直型微指令。
下面举4条垂直型微指令的微指令格式加以说明。设微指 令字长为16位，微操作码3位。
(1)寄存器-寄存器传送型微指令 (2)运算控制型微指令
(3)访问主存微指令 (4)
3.水平型微指令与垂直型微指令的比较
(1)水平型微指令并行操作能力强，效率高，灵活性强，垂直型微 指令则较差。
(2)水平型微指令执行一条指令的时间短，垂直型微指令执行时间 长。
5.8.3 流水线中的主要问题
流水过程中通常会出现以下三种相关冲突，使流水线断流。
1. 资源相关
资源相关是指多条指令进入流水线后在同一机器时钟周 期内争用同一个功能部件所发生的冲突。
2. 数据相关
在一个程序中，如果必须等前一条指令执行完毕后，才能 执行后一条指令，那么这两条指令就是数据相关的。
5.8 流水CPU
5.8.1 并行处理技术
计算机导论第五章_计算机组成
只读存储器 Read-only memory (ROM) ROM的内容是由制造商写进去的
特性1：用户只能读不能写。
特性 2 ：非易失性。当切断电源后， 储存在 ROM 中的数据不会丢失。通常 用来存储那些关机后也不能丢失的程序 或数据
17:28 26
只读存储器 Read-only memory (ROM)
中央处理单元 (CPU) 用于数据的运算.
在大多数体系结构中，它有三个组成部分：
算术逻辑单元 (ALU) 控制单元
寄存器组（ 快速存储单元）
17:28 8
Figure 5.2 中央处理单元(CPU)
17:28 9
算术逻辑单元 The arithmetic logic unit (ALU)
算术逻辑单元对数据进行逻辑、移位和算术运算。 逻辑运算：非、与、或、异或 移位运算：逻辑移位运算和算术移位运算。 逻辑移位运算对无符号整数进行向左或右的移位 算术移位运算对带符号整数进行向左或右的移位 算术运算：第4章已讨论整数和实数的算术运算。
17:28 15
i 内存地址用无符号二进制整数定义。
17:28 16
Example 5.1
16千兆字节是（
）字节？
A、 216
解：B
ቤተ መጻሕፍቲ ባይዱ
B、234
C、240
D、244
E、256
16千兆＝24×210×220
17:28
17
Example 5.2
16T字节是（
）字节？
A、 216
解：D
B、234
C、240
需要借助激光把转换后的二进制数据刻在具 有反射能力的盘片上。 与磁盘相同，光存储设备也是以二进制数据 的形式来存储信息。
《计算机组成原理》5-指令系统
◆ CPU中设置程序计数器（PC）对指令的顺序号进行计 数。PC开始时存 放程序的首地址，每执行一条指令，PC 加”1”，指出下条指令的地址， 直到程序结束。
跳跃寻址 Leabharlann 转移指令指出AA22AA33
…
…
…
…
1111 1110 A2 A3
12 位操作码
1111 1111 0000 1111 1111 0001
AA33
…
…
…
…
1111 1111 1110 A3
16 位操作码
…
…
1111 1111 1111 0000 1111 1111 1111 0001 1111 1111 1111 1111
24
双字
28
双字（地址32）▲
32
双字
36
边界未对准
地址（十进制）
字( 地址2)
半字( 地址0)
0
字节( 地址7) 字节( 地址6)
字( 地址4)
4
半字( 地址10)
半字( 地址8)
8
5.2.2 数据类型
2、数据在计算机中存放方式
存储字长内部字节的次序
例： 12345678H如何存储？ 12 34 56 78H
5.3.1指令寻址
指令寻址----计算指令有效地址的方法
指令地址
指令
指令地址寻址方式
PC +1
0 LDA
11 ADD 22 DEC 33 JMP
4 LDA
5 SUB 6 INC
77 STA 88 LDA
计算机系统结构(第2版(课后习题答案
word 文档下载后可自由复制编辑你计算机系统结构清华第 2 版习题解答word 文档下载后可自由复制编辑1 目录1.1 第一章（P33）1.7-1.9 （透明性概念），1.12-1.18 （Amdahl定律），1.19、1.21 、1.24 （CPI/MIPS）1.2 第二章（P124）2.3 、2.5 、2.6 （浮点数性能），2.13 、2.15 （指令编码）1.3 第三章（P202）3.3 （存储层次性能）， 3.5 （并行主存系统），3.15-3.15 加 1 题（堆栈模拟），3.19 中（3）（4）（6）（8）问（地址映象/ 替换算法-- 实存状况图）word 文档下载后可自由复制编辑1.4 第四章(P250)4.5 （中断屏蔽字表/中断过程示意图），4.8 （通道流量计算/通道时间图）1.5 第五章（P343）5.9 （流水线性能/ 时空图），5.15 （2种调度算法）1.6 第六章（P391）6.6 （向量流水时间计算），6.10 （Amdahl定律/MFLOPS）1.7 第七章（P446）7.3 、7.29（互连函数计算），7.6-7.14 （互连网性质），7.4 、7.5 、7.26（多级网寻径算法），word 文档下载后可自由复制编辑7.27 （寻径/ 选播算法）1.8 第八章(P498)8.12 ( SISD/SIMD 算法)1.9 第九章(P562)9.18 ( SISD/多功能部件/SIMD/MIMD 算法)（注：每章可选1-2 个主要知识点，每个知识点可只选 1 题。
有下划线者为推荐的主要知识点。
）word 文档 下载后可自由复制编辑2 例 , 习题2.1 第一章 (P33)例 1.1,p10假设将某系统的某一部件的处理速度加快到 10倍 ,但该部件的原处理时间仅为整个运行时间的40%，则采用加快措施后能使整个系统的性能提高多少？解：由题意可知： Fe=0.4, Se=10，根据 Amdahl 定律S n To T n1 (1Fe )S n 1 10.6 0.4100.64 Fe Se 1.56word 文档 下载后可自由复制编辑例 1.2,p10采用哪种实现技术来求浮点数平方根 FPSQR 的操作对系统的性能影响较大。
吉林大学计算机系统结构题目整合第五章
第五章存储层次知识点汇总存储器层次结构、存储层次性能参数（平均每位价格、命中率、平均访存时间）、存储层次4个问题、CPU 访存地址分割、全相联映像、直接映像、组相联映像、查找方法、替换算法（随机、先进先出、最近最少使用法）、写直达法、写回法、按写分配、不按写分配、Cache性能分析、3C失效（强制失效、容量失效、冲突失效）、Victim Cache、伪相联映像Cache、硬件预取、编译器优化（数组合并、内外循环交换、循环融合、分块）、写缓冲合并、单字宽存储器、多字宽存储器、多体交叉存储器、存储体、虚拟存储器（页式、段式）、快表（TLB）简答题1.单级存储器的主要矛盾是什么？通常采取什么方法来解决？（知识点：多级存储器）答：主要矛盾：(1) 速度越快，每位价格就越高。
(2) 容量越大，每位价格就越低。
(3) 容量越大，速度越慢。
采取多级存储层次方法来解决。
2.“Cache-主存”和“主存-辅存”层次的主要区别是什么？（知识点：存储层次）3.在存储层次中应解决哪四个问题？（知识点：存储层次的四个问题）答：（1）映像规则：当把一个块调入高一层存储器时，可以放到哪些位置上。
（2）查找算法：当所要访问的块在高一层存储器中时，如何找到该块。
（3）替换算法：当发生失效时，应替换哪一块。
（4）写策略：当进行写访问时，应进行哪些操作。
4.地址映像方法有哪几种？它们各有什么优缺点？（知识点：地址映像）（1）全相联映像。
实现查找的机制复杂，代价高，速度慢。
Cache空间的利用率较高，块冲突概率较低，因而Cache的失效率也低。
（2）直接映像。
实现查找的机制简单，速度快。
Cache空间的利用率较低，块冲突概率较高，因而Cache 的失效率也高。
（3）组相联映像。
组相联是直接映像和全相联的一种折中。
5.Cache的3C失效是哪三种失效？针对每种失效给出一种降低失效率的方法。
（知识点：3C失效）答：强制性失效、容量失效、冲突失效。
计算机系统结构(高教版)张晨曦 习题答案 第五章
5.1 解释下列术语多级存储层次：由若干个采用不同实现技术的存储器构成的存储器系统，各存储器处在离CPU不同距离的层次上。
使得靠近CPU的存储器速度较快，容量较小。
整个存储系统的速度接近与离CPU最近的存储器的速度，而容量和每位价格接近于最低层次的容量和价格。
全相联映像：指主存中的任一块可以被放置到Cache中的任意一个位置。
直接映像：指主存中的每一块只能被放置到Cache中唯一的一个位置。
组相联映像：指主存中的每一块可以被放置到Cache中固定的一个组中的任意位置。
替换算法：由于主存中的块比Cache中的块多，所以当要从主存中调入一个块到Cache中时，会出现该块所映像的Cache块位置已经被占用的情况。
替换算法即解决如何选择替换块的问题。
LRU：最近最少使用法。
选择近期最少被访问的块作为被替换的块。
写直达法：在执行“写”操作时，不仅把信息写入Cache中相应的块，而且也写入下一级存储器中相应的块。
写回法：只把信息写入Cache中相应的块，该块只有在被替换时才被写回主存。
按写分配法：在写失效时，先把所写单元所在的块从主存调入Cache，然后再进行写入。
不按写分配法：写失效时，直接写入下一级存储器而不将相应的块调入Cache。
命中时间：CPU所要访问的块在Cache中，确认并取走所花费的时间开销。
失效率：CPU一次访存不命中的概率。
失效开销：CPU一次访存不命中，而额外增加的访存开销。
强制性失效：当第一次访问一个块时，该块不在Cache中，需从下一级存储器中调入Cache。
容量失效：如果程序执行执行时所需的块不能全部调入Cache中，则当某些快被替换后，若又重新被访问，就会发生失效。
冲突失效：在组相联或直接映像Cache中，若不多的块映像到同一组中，则会出现该组中某个块被别的块替换，然后又重新被访问的情况。
2：1 Cache经验规则：大小为N的直接映像Cache的失效率约等于大小为N/2的2路组相联Cache的失效率。
计算机系统结构多媒体教程课件_第五章 多处理机系统2
2013-8-31 4
一、问题由来
• 当每个处理机都有自己专用的cache时， 系统效率提高，但产生cache不一致问题。
2013-8-31
5
1、共享可写数据引起的不一致
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6
2、进程迁移引起数据不一致
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7
2、进程迁移引起数据不一致
• P1、p2都有共享数据X拷贝，p2修改了X，并 采用写通过策略，同时修改内存中的X。当该 进程迁移到P1上，这时P1中仍然是X。
目录表法： （非总线结构）
主存设置目录表〈数据块地址，指示器、标志 位〉，某PE写Cache时，通知指示器中的PE处理。
2013-8-31 13
5.3.4 多处理机系统的特点
1.结构灵活性 • 相比并行处理机的专用性，多处理机系 统是要把能并行处理的任务、数组，以 及标量都进行并行处理，有较强的通用 性。因此多处理机系统要能适应更多样 化的算法，具有更灵活的结构，以实现 各种复杂的机间互联模式。
2013-8-31 14
ห้องสมุดไป่ตู้
多处理机系统的特点(cont.)
2.程序并行性 • 在多处理机中，并行性存在于指令外部， 即表现在多任务之间。为充分发挥系统 通用性的优点，便要利用多种途径：算 法、程序语言、编译、操作系统以至指 令、硬件等，尽量挖掘各种潜在的并行 性。
大一计算机第五章知识点
大一计算机第五章知识点第五章知识点：大一计算机随着科技的发展，计算机已经成为现代社会不可或缺的一部分。
作为计算机专业的学生，了解和掌握计算机的各种知识点至关重要。
在大一阶段，我们学习了计算机的基础知识，其中第五章涵盖了一系列重要的知识点。
在本文中，我将从不同的角度来探讨这些知识点，让我们一起来了解和深入研究吧。
输入输出设备计算机是由输入、处理和输出三个部分组成的。
在这些部分中，输入输出设备发挥着重要的作用。
通过输入设备，我们可以将信息输入到计算机中，例如键盘、鼠标、扫描仪等。
而输出设备则将计算机处理后的结果展示给用户，例如显示器、打印机、音响等。
了解和熟悉这些设备对于我们正确使用计算机非常重要。
存储器在计算机系统中，存储器也是至关重要的组成部分之一。
存储器分为主存储器和辅助存储器两种类型。
主存储器又称为内存，用于临时存储数据和程序。
辅助存储器则用于长期储存数据和程序，例如硬盘、光盘以及U盘等。
了解存储器的不同类型和使用方法，可以帮助我们更好地管理和储存数据。
操作系统操作系统是计算机系统的核心组成部分。
它负责管理和控制计算机的硬件和软件资源，提供良好的用户界面，以及实现各种功能和服务。
在大一的计算机课程中，我们也学习了操作系统的基础知识，例如进程管理、内存管理、文件系统等。
了解和掌握操作系统的概念和功能，对于我们编程和系统维护都有很大的帮助。
网络技术随着互联网的迅猛发展，网络技术已经成为计算机领域中不可或缺的一部分。
在大一的计算机课程中，我们也学习了网络的基础知识。
了解网络的工作原理、通信协议、网络安全等方面的知识，可以帮助我们更好地理解和应用网络技术。
在今后的学习和工作中，网络技术的运用将变得越来越重要。
程序设计语言计算机程序设计是我们学习计算机专业的重要内容之一。
在大一的计算机课程中，我们学习了C语言作为我们的第一门程序设计语言。
了解和掌握C语言的基础知识，可以帮助我们更好地理解和编写程序。
在未来的学习和工作中，我们还将学习更多的编程语言，不断提升自己的编程能力和技巧。
计算机系统结构课件：第五章 并行处理技术
并行处理技术发展
时间重叠
先行控制 高速缓存
指令操作 宏流水线
异构型多处理机系 统
高级语言数据库处 理机
松散耦合系统、专用外 围处理机
功能专用化
计算机系统结构
Computer Architecture
第五章 并行处理机和多处理机
并行处理中需研究的课题：
（1）在处理机数目很多的情况下，要把任何一个问题分成足够多的并行 过程（即任务分配）非常困难，并且也不是所有问题都能做到这一点。
第五章 并行处理机和多处理机
时延（TC ）——机器各子系统间通信开销的时间量度。如：存贮时延 是处理机访问存贮器所需时间；同步时延是两台处理机互相同步所需的 时间。
通信时延问题：计算机中不同的时延是由机器内部系统结构，实现技术和 通信方式决定。系统结构和实现技术将会影响子系统间容许时延的选择。 可以用平衡粒度和时延的办法来求得较好的计算机系统性能。
分布存贮器阵列处理机结构
CU CUM
SC
I/O
D
接口
PEM0 PEM1
PE0
PE1
ICN
PEMN-1 PEN-1
计算机系统结构
Computer Architecture
第五章 并行处理机和多处理机
ILLIAC-IV 结构 （分布存贮器并行处理机结构）
•处理单元阵列
由64个结构完全相同的处理单元PEi 构成，每个处理单元PEi字长 64位，PEMi为隶属于PEi的局部存储器，每个存储器有2K字，全部 PEi由CU统一管理，PEi都有一根方式位线，用来向CU传送每个PEi 的方式寄存器D中的方式位，使CU能了解各PEi的状态是否活动，作 为控制它们工作的依据。
计算机科学导论第五章计算机组成
用于控制和管理I/O设备的软件程序，提供设备操作接口和数据 处理功能。
I/O控制方式
程序控制I/O
通过CPU执行程序来控制I/O 操作，包括轮询和中断两种 方式。
DMA控制I/O
通过直接内存访问（DMA） 控制器来管理I/O操作，减轻 CPU负担。
通道控制I/O
使用专门的通道控制器来管 理I/O操作，实现更高效的数 据传输和处理。
寄存器组
包括通用寄存器、程序计数器 （PC）、指令寄存器（IR）等，用 于暂存操作数和中间结果。
内部总线
连接CPU内部各部件，实现数据传输。
指令集与微指令
1 2
指令集
计算机能够执行的所有指令的集合，分为复杂指 令集（CISC）和精简指令集（RISC）。
微指令
在微程序控制器中，一条机器指令对应一个微程 序，一个微程序由若干条微指令构成。
绿色计算与可持续发展
未来计算机将更加注重绿色计 算和可持续发展，采用低能耗 、环保的材料和技术，降低计 算机对环境的影响。
THANKS
感谢观看
计算机组成的未来展望
异构计算
未来计算机将采用多种不同类 型的处理器和加速器，根据任 务需求动态分配计算资源，实 现高效能计算。
光互连与光存储
随着光技术的发展，未来计算 机将采用光互连技术实现高速 数据传输，同时利用光存储技 术提高数据存储密度和访问速 度。
生物技术与计算机技术的 融合
生物计算机的发展将促进生物 技术与计算机技术的深度融合 ，为未来计算机带来新的发展 机遇和挑战。
总线结构
总线通常由数据总线、地址总线和控制总线三部分组成。数据总线用于在部件之间传输数据，地址总线用于指定 数据的来源或目的地，控制总线用于发送控制信号以协调数据传输。
计算机系统结构 存储层次 51 存储器的层次结构
2／14
会计制度设计的设计
3／14
5.1 存储器的层次结构
5.1.2 存储层次的性能参数
C，H，TA 假设：S ── 容量
TA ── 访问时间 C ── 每位价格
下面仅考虑由M1和M2构成的两级存储层次： M1的参数：S1，TA1，C1 M2的参数：S2，TA2，C2
1. 每位价格C
C＝ ───CC─12SSS─112＋＋ S2
◆ “Cache - 主存”层次
3. “主存－辅存”层次
5.1 存储器的层次结构
“Cache－主存”与“主存－辅存”层次的区
别
存储层次
比较项目
“Cache －主存”层次
“主存－辅存”层次
目的
为了弥补主存速度的不足 为了弥补主存容量的不足
存储管理实现
主要由速度的比值 (第一级和第二级)
第五章 存储层次
5.1 存储器的层次结构
5.1.1 从单级存储器到多级存储器
1. 从用户的角度来看，存储器的三个主要指标是： 容量，速度，价格(每位价格)
2. 人们对这三个指标的期望 3. 这三个指标相互矛盾 4. 解决方法
采用多种存储器技术，构成存储层次。
会计制度设计的设计
1／14
会计制度设计的设计
会计制度设计的设计
4／14
5.1 存储器的层次结构
2. 命中率 H 和失效率 F H＝N1/(N1＋N2)
N1 ── 访问M1的次数 N2 ── 访问M2的次数 失效率 F＝1－H
5／14
会计制度设计的设计
3. 平均访问时间 TA
TA＝TA1＋(1－H )TM 或 TA＝TA1＋F TM
TA1 ── 命中时间 TM ── 失效开销
计算机组成原理第五章(白中英版)PPT课件
CPU周期 : 又称机器周期（总线周期），CPU访问 内存所花的时间较长，因此用CPU从内存读取一条指 令字的所需的最短时间来定义
时钟周期 : 通常称为节拍脉冲或T周期。一个CPU 周期包含若干个时钟周期T
相互关系： 1个指令周期 = 若干个CPU周期 1个CPU周期 = 若20干21 T周期
2021
时序产生器 (3/4)
三、3级时序信号的关系 1、一台计算机机内的控制信号一般均由若干个周期
状态，若干个节拍电位及若干个时标脉冲这样3级 控制时序信号定时完成。 2、3级控制时序信号的宽度均成正整数倍同步关系。 周期状态之间，节拍电位之间，时标脉冲之间既 不容许有重叠交叉，又不容许有空白间隙，应该 是能一个接一个地准确连接，一个降落另一个升 起而准确切换的同步信号。
(2) 对指令进行译码，并产生相应的操作控制信号， 送往相应的部件，启动规定的动作；
(3) 指挥并控制CPU、内存与输入/输出（I/O）设 备之间数据流动的方向
• 运算器是数据加工处理部件，所进行的全部操作由 控制器发出的控制信号指挥
(1) (2)执行所有的逻辑运算，并进行逻辑测试
2021
CPU的基本模型
2021
5.1.1 CPU的功能
★ 指令控制
★ 操作控制 CPU产生每条指令所对应的操作信号，并把各种
操作信号送往相应的部件，从而控制这些部件按指令 的要求进行动作
★ 时间控制 对各种操作的实施时间进行定时
★ 数据加工 对数据进行算术运算和逻辑运算处理
2021
5.1.2 CPU的基本组成
• 控制器完成对整个计算机系统操作的协调与指挥。 (1) 控制机器从内存中取出一条指令，并指出下一条 指令在内存中的位置；
计算机体系结构----第五章
采用先行控制方式时一个程序的执行情况：
指令地址 „„ k-i-1 k-i „„ k-1 k k+1 „„ k+j k+j+1 „„ k+j+n k+j+n+1 k+j+n+2 „„ k+j+n+m k+j+n+m+1 „„ 指令执行情况 已经执行完成的指令 在后行写数栈中等待把结果写到主存储器中的指令 正在指令执行部件中执行的指令 已经由指令分析器预处理完成，存放在先行操作栈中的 RR*型指令，指令所需要的操作数已经读到先行读数栈中 已经由指令分析器预处理完成， 存放在先行操作栈中， 指 令所需要的操作数还没有读到先行读数栈中 正在指令分析器中进行分析和预处理的指令 已经从主存储器中预取到先行指令缓冲栈中的指令 还没有进入处理机的指令
（2）先行操作栈 指令分析器对已经存放在先行指令缓冲栈里的指令进 行预处理，把处理之后的指令送入先行操作栈。 处于指令分析器和运算控制器之间，使指令分析器和 运算器能够各自独立工作。
对于无条件转移及条件转移指令等程序控制指令，一般在 指令分析器中就能直接执行 各种运算型指令、移位指令、数据传送指令等都要先处理 成RR型指令，送入先行操作栈 经过指令分析器预处理之后送到先行操作栈中等待运算器 执行的指令就都变成了统一格式的RR型指令 执行这种指令所需的操作数都存放在通用寄存器或先行读 数栈中
2.解决访存冲突的方法： (1)两个独立的存储器：指令存储器和数据存储器。 如果再规定，执行指令阶段产生的运算结果只写到 通用寄存器，则取指令、分析指令和执行指令就可 以同时进行。 许多高性能计算机具有独立的指令Cache和数据 Cache结构，称为哈佛结构。 (2)采用低位交叉存取方式： 这种方法不能根本解决冲突问题。
计算机组成原理第五章答案
31. 假设某设备向CPU传送信息的最高 频率是40K次/秒，而相应的中断处理程序其 执行时间为40s，试问该外设是否可用程序 中断方式与主机交换信息，为什么？
解：该设备向CPU传送信息的时间间隔 =1/40K=0.025×103=25s < 40s
则：该外设不能用程序中断方式与主机
交换信息，因为其中断处理程序的执行速度 比该外设的交换速度慢。
直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。
同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。
异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
4. 试比较程序查询方式、程序中断方式和DMA方式 对CPU工作效率的影响。 答：
I/O数据送BR 或(BR)送I/O
就绪
数据传送：
响应， 停止CPU
让出
总线 (AR)送
访存
MM(MAR)；
准备下 个数据
现 行 程
(AR)+1；R/W (BR)送MDR； WC减1；
序 等
B待
DMA请求就绪
I/O数据送BR
或(BR)送I/O C
D
CPU I/O
B D
现 行 程 序 等 待
DMAC
程序对I/O的控制包括了I/O准备和I/O传送两段时 间。由于I/O的工作速度比CPU低得多，因此程序 中要反复询问I/O的状态，造成“踏步等待”，严 重浪费了CPU的工作时间。
而程序中断方式虽然也是通过“程序”传送
数据，但程序仅对I/O传送阶段进行控制，I/O准 备阶段不需要CPU查询。故CPU此时照样可以运 行现行程序，与I/O并行工作，大大提高了CPU的 工作效率。
计算机组成原理第五章答案
10. 什么是I/O接口?它与端口有何区别？为 什么要设置I/O接口？I/O接口如何分类？ 解： I/O接口一般指CPU和I/O设备间的连 接部件； I/O端口一般指I/O接口中的各种寄存器。 I/O接口和I/O端口是两个不同的概念。一 个接口中往往包含若干个端口，因此接口地址 往往包含有若干个端口地址。
若为输出，除数据传送方向相反以外，其他操作 与输入类似。工作过程如下： 1）CPU发I/O地址地址总线接口设备选择 器译码选中，发SEL信号开命令接收门； 2）输出： CPU通过输出指令（OUT）将数据放 入接口DBR中； 3）CPU发启动命令 D置0，B置1 接口向设 备发启动命令设备开始工作； 4）CPU等待，输出设备将数据从 DBR取走； 5）外设工作完成，完成信号接口 B置0，D 置 1； 6）准备就绪信号控制总线 CPU，CPU可通 过指令再次向接口DBR输出数据，进行第二次传送。
2. 简要说明CPU与I/O之间传递信息可采用 哪几种联络方式？它们分别用于什么场合？ 答： CPU与I/O之间传递信息常采用三种联 络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为： 直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。 同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。 异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
启动
I/O准备 就绪
DMA请求
数据传送： 响应， 让出一个 MM周期
现行程序
准备下 个数据
现行程序 A
DMA请求 总线请求
就绪
D
B
CPU
DMAC
C
I/O
计算机组织与系统结构第五章习题答案
第 5 章习题答案3．假定某计算机中有一条转移指令，采用相对寻址方式，共占两个字节，第一字节是操作码，第二字节是相对位移量（用补码表示），CPU每次从内存只能取一个字节。
假设执行到某转移指令时PC的内容为200，执行该转移指令后要求转移到100开始的一段程序执行，则该转移指令第二字节的内容应该是多少？参考答案：因为执行到该转移指令时PC为200，所以说明该转移指令存放在200单元开始的两个字节中。
因为CPU每次从内存只能取一个字节，所以每次取一个字节后PC应该加1。
该转移指令的执行过程为：取200单元中的指令操作码并译码→PC+1→取201单元的相对位移量→PC+1→计算转移目标地址。
假设该转移指令第二字节为Offset，则100=200+2+Offset，即Offset = 100–202 = –102 = 10011010B（注：没有说定长指令字，所以不一定是每条指令占2个字节。
）4．假设地址为1200H的内存单元中的内容为12FCH，地址为12FCH的内存单元的内容为38B8H，而38B8H单元的内容为88F9H。
说明以下各情况下操作数的有效地址和操作数各是多少？（1）操作数采用变址寻址，变址寄存器的内容为12，指令中给出的形式地址为1200H。
（2）操作数采用一次间接寻址，指令中给出的地址码为1200H。
（3）操作数采用寄存器间接寻址，指令中给出的寄存器编号为8，8号寄存器的内容为1200H。
参考答案：（1）有效地址EA=000CH+1200H=120CH，操作数未知。
（2）有效地址EA=(1200H)=12FCH，操作数为38B8H。
（3）有效地址EA=1200H，操作数为12FCH。
5．通过查资料了解Intel 80x86微处理器和MIPS处理器中各自提供了哪些加法指令，说明每条加法指令的汇编形式、指令格式和功能，并比较加、减运算指令在这两种指令系统中不同的设计方式，包括不同的溢出处理方式。
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第五章 重叠、流水和向量处理机
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一、重叠解释方式
2）通用寄存器相关 解决方法：采用设置R1和R2的相关专用通路来解决。 理论依据：通用寄存器组的数相关发生的概率很高，牺牲空 间换取时间。
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第五章 重叠、流水和向ຫໍສະໝຸດ 处理机15二、流水方式
“流水线”(pipeline)是Intel首次在486芯片中开始使用的。 流水线的工作方式就像工业生产上的装配流水线。在CPU中由 5～6个不同功能的电路单元组成一条流水线来处理指令，然 后将一条指令分成5～6步，再由这些电路单元分别执行，这 样就能实现在一个CPU时钟周期内完成一条指令，因此可大大 提高CPU的运算速度。
2 指令的执行过程： 取指 分析 执行
取指：按PC的内容访存，取指令到指令寄存器中； 分析：对指令操作码译码，利用地址字段通过寻址方式产 生操作数真地址，并取回操作数，形成下条指令的地址； 执行：对操作数运算，并存储运算结果。
一、重叠解释方式
3 顺序解释
取指 分析 执行
指令的顺序解释方式指的是指令与指令之间顺序串行，指令内 的各个微操作之间也是顺序串行的。即：只有当前指令执行完 后，才能开始下条指令的运行。 优点：每条指令转入下条指令的时间关系是确切的，指令间 相互的关联关系易于得到控制和处理。 缺点：程序解释的速度低，系统内各部件的时间利用率低。
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一、重叠解释方式
6 “一次重叠”方式的相关控制 1）主存空间数据相关 主存空间数相关是在相邻指令之 间出现了对主存同一单元要求在 先的指令必须先完成写，在后的 指令才能读的“先写后读”相关。 例如： K: add A1,A2,A3
K+1: add A4,A1,A5
取指k 分析k 执行k 取指k+2 分析k+2 执行k+2
有什么 缺点？ 如何改 进？
取指k+1 分析k+1 执行k+1
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第五章 重叠、流水和向量处理机
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一、重叠解释方式
缺点：会造成访存冲突； 解决办法： 思路一：分别设置各自独立编址的数据存贮器和指令存贮器， 让存、取操作数和取指令可同时访存；
“一次重叠”方式的定义及好处。
在给出了指令之间各种微操作时间重叠关系的要求之后，能够 熟练地计算出连续执行完N条指令需要花费的全部时间。
本章的基本要求(2)
领会流水方式的工作原理。 了解从不同角度对流水线的分类和定义。
熟练掌握有关流水线时空图的画法。在给出的流水线上，能够 计算出流水的最大吞吐率，及解具体题目所达到的实际吞吐率、 效率和加速比。 掌握为消除流水线速度性能瓶颈可采用两种不同途径的时空图 画法、吞吐率和效率的计算。
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一、重叠解释方式
2）通用寄存器相关 通用寄存器相关相关是指在相邻指令之间出现了对同一寄存器 要求在先的指令必须先完成写，在后的指令才能读的“先写后 读”相关。例如： K: op R1,A2
K+1: op R1,R2
其中：源操作数（ k+1）=目的操作数（k）
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一、重叠解释方式
执行k 5 一次重叠 分析k+1 执行k+1 一次重叠：任何时刻都只有指令K的执行过程与指令K+1的分 析过程相互重叠。 采用“一次重叠”的好处是系统只需要一套指令分析部件和 一套指令执行部件，节省了硬件，也简化了指令之间的相关 控制。为了使“一次重叠”方式的系统能有较高的重叠效率， 应使“分析”和“执行”的时间尽可能调整成一样的。 分析k
在双功能静态流水线上，根据给出的具体计算式，能调整其操 作的流入顺序；在满足尽可能高的性能条件下，画出执行此计 算式相应的流水时空图；计算出此时的实际吞吐率、效率和加 速比。
本章的基本要求(3)
熟练掌握在单功能非线性流水线上所采用的任务流入流水线 的最佳调度方案，求出此时的极限吞吐率。 按最佳调度方案实际调入流水线若干个任务，能画出在此情况 下流水线工作的时空图，并计算出实际的吞吐率和效率。
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一、重叠解释方式
6 “一次重叠”方式的相关控制 1）主存空间数据相关 解决方法： 采取推后后续指令对相关单元的读操作的办法来解决。 理论依据：
发生主存空间数相关的概率很低，牺牲时间换取空间
具体措施：对访存申请进行排队时，让访存的“写”申请优先 于“读”申请。
第五章
重叠、流水和向量处理机
概
本章着重讲述
述
在计算机组成设计中，如何通过采用重叠和流水等控制方式来 提高解释机器语言程序的速度。介绍这些控制方式的基本原理， 所用的控制机构，实现中要解决的问题和办法，以及对其性能 的分析。 目标：采取什么方式可以加快机器指令的解释速度。
本章的基本要求(1)
领会重叠方式的工作原理； 采用重叠方式工作时，对计算机在组成设计上的要求；
一、重叠解释方式
1 提高指令执行速度的途径有如下三种： 提高处理机的工作频率； 采用更好的算法；如采用RISC技术以减少执行指令的平均周 期数； 多条指令并行执行； 也称为指令级并行技术，是目前和将来的主要途径，其中又 有三种基本方法： 重叠技术； 流水技术； 超长指令字技术；
一、重叠解释方式
取指k 分析k 执行k 取指k+1 分析k+1 执行k+1
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第五章 重叠、流水和向量处理机
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一、重叠解释方式
4 重叠解释 指令的重叠解释方式是在相邻的指令之间，让取指令、分析、 执行各部分的操作在时间上错开重叠地进行，而指令内部的 微操作仍然是顺序串行的。重叠解释不能加快每条指令的解 释速度，但在硬件增加不多的情形下，可以加快相邻两条指 令以及整段程序的解释，使系统的性能价格比有显著提高。
思路二：让主存用逻辑上统一编址的多分体交叉访问的并行 组成方式。
思路三：在硬件上，增设有一定容量的指令缓冲器和数据缓 冲器，让主存抽空将预取的指令存入指令缓冲器，或将要写入 的数据暂时存入数据缓冲器中。 现状：目前多采用第二、三种办法的组合，形成一次重叠。
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第五章 重叠、流水和向量处理机