cadence的原理图库设计..
Cadence原理图库的制作及使用(二)
Cadence原理图库的制作及使用（二）在上一节中，我们讲述了一种原理图库的制作方法：使用封装编辑器创建封装，然后生成符号。
在本节内容当中，我们将要讲述另外一种制作方法：先创建符号，然后由符号得到封装。
本节将要讲述另外一种方法：从符号得出封装。
根据前面章节叙述的内容首先创建一个库项目，进入如图5_33所示界面。
5_33然后点击“File/Change Product”，进入如图5_34所示界面，选择“Allegro PCB Librarian 610（PCB Librarian Expert）”选项，点击确定，完成设计模块的选择。
5_34单击图5_33中“Part Developer”，进入库设计软件界面，如图5_35所示。
5_35选择File菜单中的New/Cell选项，出现如图5_36所示对话框。
5_36有些元件有多个相同的功能组，需要创建单个功能组的符号和整个元件的符号以方便原理图设计，满足设计的不同需求。
创建符号的方法如下：1、输入sizeable管脚并通过符号编辑器创建符号；2、创建封装；3、创建必要的通道；4、通过拷贝sym_1来创建sym_2；5、确定sym_2的SIZE属性并添加HAS_FIXED_SIZE 属性。
在“Cell”对应的空白栏处输入元件库的名称，自己可以随意写，但是最好用和芯片信息相关的名字，比如可以用元件型号命名，例如要制作74HC04的原理图元件库，在空白栏处输入74HC04，单击确定，出现如图5_37所示界面。
5_37选择左边项目栏中的symbols选项，右键点击弹出如图5_38所示界面。
5_38选择弹出菜单中的“New”选项，左键点击之后界面如图5_39所示。
5_39在右边界面当中选择“symbol pins”选项卡，界面如图5_40所示。
5_40左键点击“Pins”选项卡，弹出如图5_41 所示菜单。
选择“Add”选项，打开如图5_42所示界面。
5_415_42在该例子中，我们选择【Sizeable】单选框，74HC04芯片有一个输入管脚A，一个输出管脚Y，共有六个slots。
第二章Cadence的原理图设计
第二章 Cadence的原理图设计2.1Design Entry CIS软件概述Cadence软件系统有两套电路原理图的设计工具，一套是Design Entry HDL，另一套就是我们马上要开始学习的Design Entry CIS。
其中Design Entry HDL 是Cadence公司原本的原理图设计软件，可以用于芯片电路和板级电路的设计，其长处在于可以把芯片的电路原理图和板级电路原理图结合在一起，进行综合设计；而Design Entry CIS主要用于常规的板级电路设计，Design Entry CIS原本是OrCAD公司的产品，OrCAD公司后来被Cadence公司收购，于是Design Entry CIS也就成了Cadence公司的另一套电路原理图设计软件。
Design Entry CIS原理图设计软件的特点是直观、易学、易用，在业界有很高的知名度，利用Design Entry CIS原理图设计软件可以进行简单的（只有单张图纸构成的）电路原理图设计，也可以进行（由多张图纸拼接而成的）平坦式电路原理图设计，还可以进行（多张图纸按一定层次关系构成的）层次式电路原理图设计。
在本章中，我们首先学习简单的电路原理图设计，然后再学习较为复杂的平坦式和层次式电路原理图设计。
我们将围绕一块非常简单的STC系列单片机下载电路板，学习简单电路原理图的设计，同时在此过程中，还将学习到USB转UART串行口、STC系列单片机下载电路等方面的知识。
接着，我们将围绕一块ARM-7核心实验板，进行平坦式和层次式电路原理图的设计，而该核心板是配套于ARM-7实验箱。
在此过程中我们还将学习到嵌入式技术等方面的知识。
2.2初识Design Entry CIS一．启动Design Entry CIS我们在电脑上点击“开始→所有程序→Cadence SPB 16.2→Design Entry CIS”，如下图所示：图2-1 启动Design Entry CIS这时将弹出如下对话框：图2-2 选择工作内容在这里我们选择“OrCAD Capture CIS”一项，点击“OK”按钮后，就实际启动了Design Entry CIS，出现如下界面：图2-3 OrCAD Capture CIS软件界面与大多数软件一样，OrCAD Capture CIS软件也是以项目方式管理我们的设计文件的。
第二章Cadence的原理图设计
第二章的原理图设计2.1软件概述软件系统有两套电路原理图的设计工具，一套是，另一套就是我们马上要开始学习的。
其中是公司原本的原理图设计软件，可以用于芯片电路和板级电路的设计，其长处在于可以把芯片的电路原理图和板级电路原理图结合在一起，进行综合设计；而主要用于常规的板级电路设计，原本是公司的产品，公司后来被公司收购，于是也就成了公司的另一套电路原理图设计软件。
原理图设计软件的特点是直观、易学、易用，在业界有很高的知名度，利用原理图设计软件可以进行简单的（只有单张图纸构成的）电路原理图设计，也可以进行（由多张图纸拼接而成的）平坦式电路原理图设计，还可以进行（多张图纸按一定层次关系构成的）层次式电路原理图设计。
在本章中，我们首先学习简单的电路原理图设计，然后再学习较为复杂的平坦式和层次式电路原理图设计。
我们将围绕一块非常简单的系列单片机下载电路板，学习简单电路原理图的设计，同时在此过程中，还将学习到转串行口、系列单片机下载电路等方面的知识。
接着，我们将围绕一块7核心实验板，进行平坦式和层次式电路原理图的设计，而该核心板是配套于7实验箱。
在此过程中我们还将学习到嵌入式技术等方面的知识。
2.2初识一．启动我们在电脑上点击“开始→所有程序→ 16.2→”，如下图所示：这时将弹出如下对话框：图2-2 选择工作内容在这里我们选择“”一项，点击“”按钮后，就实际启动了，出现如下界面：图2-3 软件界面与大多数软件一样，软件也是以项目方式管理我们的设计文件的。
在软件中，一个项目可以包含若干个设计，每个设计对应一个板，所以一个项目通常对应一个由多块电路板构成的产品；而每个设计可以由若干张原理图构成。
对于我们要完成的“系列单片机下载器”而言，它是非常简单的产品，该产品只包含一块电路板，所以该项目中只有一个设计；又因为该电路板上的电路也非常简单，使用一张图纸就可以清楚地描述了，所以该设计只有一张原理图。
我们将首先要新建一个项目：在窗体上点击“→→”出现如下对话框：图2-4 新建项目在“”中输入项目名称，“”中输入项目文件的存放位置（最好给每一个项目建立一个文件夹，把项目中的所有文件都放入该文件夹），在“ a ”栏目中，选择“”（因为我们要进行电路原理图的设计）。
（完整版）OrCADCaptureCIS（Cadence原理图绘制）
（完整版）OrCADCaptureCIS（Cadence原理图绘制）OrCAD Capture CIS(Cadence原理图绘制)1.新建原理图 (2)1,打开软件 (2)2，设置标题栏 (2)3，创建⼯程⽂件 (4)4,设置颜⾊ (4)2.制作原理库 (6)1,创建元件库 (6)2，修改元件库位置，新建原理图封库 (6)3，原理封装库的操作 (7)3.绘制原理图 (9)1.加⼊元件库，放置元件 (9)2.原理图的操作 (10)3. browse命令的使⽤技巧 (12)4.元件的替换与更新 (13)4.导出⽹表 (14)1.原理图器件序号修改 (14)2.原理图规则检查 (15)3.显⽰DRC错误信息 (16)4.创建⽹表 (17)5.⽣成元件清单(.BOM) (18)设计⽬的：创建如图RS232转换RS422原理图1.新建原理图1,打开软件2，设置标题栏Options-------DesignTemplate创建完原理图⼯程后，也可以修改标题栏Options--------Schematic Page Properties3，创建⼯程⽂件File------New------Projet4,设置颜⾊Options--------Preferences2.制作原理库1,创建元件库File-------New----Library2，修改元件库位置，新建原理图封库点击如图位置⿏标右击，点击Save As另存为。
New Part新建⼀个封装库。
3，原理封装库的操作Place------Pin 放置管脚选中管脚，按住键盘Ctrl同时⿏标拖动器件完成管脚的复制选中管脚⿏标右击Edit Properties 编辑选中管脚信息，如下图Place------Rectangle 放置矩形Place------line 放置线Place------Text 放置⽂字Place------ellipse 放置椭圆Options-----Part Properties 原理封装库属性Options-----Package Properties 原理封装库信息View------- Package 显⽰这个封装库的所有部分快捷键I-----放⼤O----缩⼩Delete-------删除最终根据操作完成MAX3221ECAE原理图库的编辑3.绘制原理图1.加⼊元件库，放置元件1.打开原理图⼯程，打开原理图2.Place-------Part（快捷键P）添加封装注：软件⾃带库路径，如下图所⽰常⽤到的电容电阻库2.原理图的操作1.快捷键I-----放⼤O----缩⼩Delete-------删除W-------放置⾛线R----旋转⽅向按住Alt键拖动器件可以切断⽹络连接Edit-----Mirror-----Horizontally ⽔平⽅向镜像Edit-----Mirror------ vertically垂直⽅向镜像Edit-----Mirror---------Both整体镜像Edit-----Properties显⽰修改PCB封装信息2.选中器件，按住键盘Ctrl同时⿏标拖动器件完成器件的复制3.放置⾛线 1.⿏标左键双击终⽌布线2.画线时按住键盘Shift 任意⾓度⾛线4.放置电源5.放置地6.放置空⽹络7.放置节点8.相同原理图放置⽹络连接（快捷键N）9. 放置总线10. 总线⼊⼝（F4连续放置总线⼊⼝⽹络等⾃动递增）11. 不同原理图页⾯的⽹络连接12. 放置⽂字13.Options--------Preferences3. browse命令的使⽤技巧1.选中.dsn⽂件如图2.Edit----Browse-----Parts显⽰修改器件信息Edit----Browse-----Nets显⽰修改⽹络信息Edit----Browse-----DRC markers显⽰DRC错误信息Edit----Browse-----off-page connectors显⽰不同原理图页⾯的⽹络连接4.元件的替换与更新1.选中打开原理图⼯程中Design cache,如图⿏标右击Cleanup Cache清除原理图中不存在的元件封装库2.⿏标右击Design cache下所需要更新替换的封装库Replace Cache-------替换元件封装库，如图所⽰Update Cache--------更新封装库最终经过以上操作完成如图所⽰原理图绘制4.导出⽹表注:导⽹表之前的注意事项：1.原理图器件序号修改2.原理图规则检查3.PCB封装库是否正确⽆误，属性是否正确4.⽹络管脚顺序是否准确5.如果建⽴⽹络表时出现错误，查看“Sessions log”中错误信息1.原理图器件序号修改1.选中.dsn⽂件如图2.Tools-------Annotate第⼀步：清除所有器件序号第⼆步：重新增加器件序号2.原理图规则检查Tools-----Design Rules Check3.显⽰DRC错误信息Edit----Browse-----DRC markers4.创建⽹表Tools------Create Netlist如果建⽴⽹络表时出现错误，查看“Sessions.log与netlist.log”中错误信息5.⽣成元件清单(.BOM) 注：⽣成清单前请先创建⽹表1，先选中如图.dsn⽂件2，Tools---------Bill of Materials按照公司规范进⾏元件清单处理：10KMCSY清单.xlsx。
CADENCE 培训(原理图设计一)
CONCEPT-HDL原理图设计一．创建新项目1．用Project Manager建立Project*注意：在这里最好新建一个自己的设计目录并将所用库拷到本目录下，如果用默认的目录和库，很容易将目录结构搞乱。
记住一定要编辑cds.lib文件在Project Manager工具栏中选择File->New，将出现一个建立Project的对话框，按着提示新建了一个cpm文件并建立起了一个Lib:Cell:View:File结构的目录层次。
其中Lib、Cell和View分别表示一组目录。
在实际使用中发现，认识并理解这个结构，对学习这套工具的使用很有帮助。
下图显示了一个典型的Lib:Cell:View目录结构：由上图可以看出Lib目录是一个库目录，该目录下包含了所有的Cells。
每个Cell目录下存放了一个设计（这里的设计是指PCB或芯片的设计，因此PCB中使用的芯片也被认为是一个设计而存在Cell目录下）的所有数据。
这些数据又被分类归入各个VIEW。
比如，UAS项目中交换板的Cell目录是SPB，在SPB下有schematic,symbol,package和physical等view目录。
每个View目录下包含了一个设计的某一方面的数据。
比如，原理图数据都被存放在sch_n VIEW(n表示原理图的版本号)。
而Layout数据则被放physical下。
<project_name>.cpm当新工程的Wizard提示你给出新工程的名字后，你提供的工程名将被小写和加重，这个文件被用作工程文件名（后缀为*.cpm），这个工程文件包含了设计名称和库搜索列表（设计列表和零件列表）。
cds.lib一个库被添加到搜索列表里之前，他首先必须被定义在cds.lib文件里，因此每一个在搜索列表里的库必须有一个都必须有一个相应的条目在cds.lib里。
每个在cds.lib里的库有两个特征：名称和物理位置。
New Project Wizard会自动添加一个设计库进入工程文件，cds.lib文件辉映射库名到库位置。
Cadence原理图库和PCB库的设计与流程 ppt课件
主要内容：
1.Capture 原理图符号库 ➢ Capture原理图库的组成。 ➢ Capture原理图库建库方法。 ➢ Capture原理图库调用方法。
2.Allegro PCB封装库 ➢ Allegro 封装库与PROTEL PCB封装库的比较。 ➢ Allegro 封装库的组成。 ➢ Allegro 封装库的建库方法。 ➢ Allegro 封装库路径设置及调用方法。 ➢ 举例一些常见 PCB封装的制作。
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➢直接新建元件
① 新建元件
有几个part的元件符号是否相同
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Alias Names
元件别名： 对于新建元件，我们可以赋予它多个别名，新建的元件及其别名均出现在库文件中，
它们除了名称（对应于电路图中元件的part value值）不同外，其它方面均相同。
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Attach Implementation
➢ No.of Sections：表示该元件可以分割多少个Part。 ➢ Part Ref Prefix：元件名称前缀以。 ➢ Part Number：表示该元件每个Part是以数字（Number）还是字母（alphabetic）区分。 ➢ Number：管脚编号。 ➢ Name：元件管脚名。 ➢ Type：管脚类型，有3-Stae、Bidirectional、Input、Open collector、Open Emitter、
模型描述，供P spice仿真调用。 PSpice Stimulus：附加一个P spice激励信号描述文
件。 Verilog：附加一个Verilog文件。
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➢直接新建元件
cadence的原理图库设计
cell
CADENCE 原理图库结构
symbol.css file 符号图形文件 verilog.v file 包含端口列表 chips.prt file 器件特征及物理封装等信息 part.ptf file 器件附加属性文件 verilog.v file 功 能 上 的 仿 真 模 型文件
ZTE 中兴
电源和地管脚单独体 现在另一个符号上
ZTE 中兴
如果想换一种封装类型 选择“Specify Pack Type”
这里, 保持原来的封装
ZTE 中兴
返回“Part Developer”打开“Symbols”的的分支可以看 到已经有一个“sym_1”产生了 。
ZTE 中兴
打开“sym_1”的的分支可以看 到“pin”的信息 。
ZTE 中兴
接下来定义一个器件封装 （package）：
右键点击“packages”， 选择“new”，在 “Specify Pack Type “选项中封装类型，如 “DIP”。
在Reference Designator 选择中选择一种元件类型。 如 “D”。(设计者应严格 按照原理图设计规范中规 定的各种元件对应的文字 符号来添入此选项）
cadence原理图设计实例教程
器件放置
• 也可以按下步骤放置uA741：
➢ 执行P1ace/Part命令 ➢ 在 Part中输“ *741* ” ， ➢ 点击Part Search, ➢ 点击Begin Search, ➢ 在Library 库中寻找到
uA741/opamp.olb ➢ 单击“OK” ➢ 执行前面的步骤，单击
“OK”，放置器件，断开放 置
放置电容符号
➢ 执行P1ace/Part命令 ➢ 在 “Libraries”列表框中选
择“ANALOG” ➢ 在 “Part”列表框中选择
“ C” ➢ 单击“OK” ➢ 将电阻C移至合适位置，
（按键盘中的R键，器件旋 转）按鼠标左键放置 ➢ 按ESC键（或鼠标右键点 end mode）结束绘制元器
器件封装调用
在Link Footprint to Component 栏内点OK,对于没有 定义的管脚封装图,出现MAXECO提示说明,确定
器件封装调用
在Link Footprint to Component 栏内点OK,对于没有定义的管脚封 装图, 点Link existing footprint to component来查找连接封装。
Place net name
放置分页图纸间的接口
原理图绘制
(二) 原理图绘制
以声控开关为例（电源是直流12V，负载为发光二极管）见下 图:
放置集成块运放uA741
• 执行P1ace/Part命令 • 在 “Libraries”列表
框中选择“OPAMP” 库 • 在 “Part”列表框中 选择“uA741” • 单击“OK” • 将集成块移至合适位 置，按鼠标左键 • 按ESC键或鼠标右键点 end mode以结束绘 制元器件状态
Cadence--原理图的设计
4、更新元件编号 在设计过程中，某
些元件可能被删除， 又有一些元件被添 加，所以元件的编 号可能有些混乱， 所以通常要进行重 新编号。 我们在项目窗口中， 选择工程文件，然 后点击 “Tools→Annotate…” 菜单，这时弹出如 下对话框：
为了更新元件编号，通常要把现有的元件编号统统
择“Check design rules”选项，如果要去掉图纸上的 DRC检验标记，应该选择“Delete existing DRC marker”。在“Report”栏目上，选择要进行的项 目。点击“确定”按钮后，就开始了DRC检验。 DRC检测结果：
6、生成网络表 在项目窗口中，选择工程文件，然后点击
5、进行DRC检验
进行DRC检验（即Design Rules Check），检查在我们
的设计中，有哪些错误，对可能出现的问题，也会 提出警告。
在项目窗口中，选择工程文件，然后点击
“Tools→Design Rules Check…”菜单，这时弹出如下 对话框：
如果要进行DRC检验，在“Action”栏目中应该选
在该对话框中，可以选把修改的结果去更新当前选中的元
件、把修改的结果去更新所有同型号元件、或修改作废。
3、添加封装属性 我们绘制原理图的目的之一就是生成网络表，而生成
网络表之前必须给每个元件都加上相应的封装属性。 双击元件打开属性编辑器。如果对话框的“PCB Footprint”一栏是空的，可以直接进行添加，如J1的封 装为“conn6xx”。
有两个列表框：在左边的列表框中列出可以作为元
件清单的栏目项；右边的列表框中是目前选中作为 元件清单的栏目项，应根据自己的需要调整该列表 框中的栏目项，最后点击“OK”，从而生成元件 清单。
adence原理图库的制作及使用
第五掌Cadence原理图元件库的制作及使用5.1原理图库项目的创建库项目的创建，与第四章中lib的建立过程一样，可参考前面章节。
5.2原理图库管理工具在Cadence的原理图库创建和管理过程中，要用到如下工具：1. Library Explorer：用于原理图库的管理2. Part Developer：编辑库文件3. Part Table Editor：创建和修改元件列表文件5.3 原理图库的制作根据第四章相关内容，创建一个名称为lib的库文件，创建完成之后如图5_1所示。
5_1然后点击“File/Change Product”选项，出现图5_2所示的对话框。
5_2选择“Allegro PCB Librarian 610（PCB Librarian Expert）”选项，点击确定，完成设计模块的选择。
单击图5_1中“Part Developer”，进入库设计软件界面，如图5_3所示。
5_3选择File菜单中的New/Cell选项，出现如图5_4所示对话框。
5_4在“Cell”对应的空白栏处输入元件库的名称，自己可以随意写，但是最好用和芯片信息相关的名字，比如可以用元件型号命名，例如要制作XCV300EFG256的原理图元件库，在空白栏处输入XCV300EFG256，单击确定，出现如图5_5所示界面。
5_5选中项目栏中的“Packages”选项，单击鼠标右键，选择弹出菜单中“New”选项，点击出现如图5_6所示界面。
5_6选中图5_6中“General”选项卡，在这个界面当中可以设计元件的类和位号的前缀。
此处选择IC（芯片），位号前缀可以选择U，用户也可以根据自己的习惯自行输入。
选中5_6中“Package Pin”选项卡，鼠标左键单击“Pins”出现如图5_7所示界面。
5_7单击弹出菜单中的“Add”选项，出现如图5_8所示界面。
5_8用户需要知道整个元件的信息（可以在网上进行搜索），然后将元件的信息添加进去。
Cadence原理图库和PCB库的设计与流程
件。 Verilog：附加一个Verilog文件。
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直接新建元件
② 绘制元件符号
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直接新建元件
③ 给元件添加管脚 ⑴ 添加单个管脚
Name： 管脚的名称 Number：管脚编号 Shape： 管脚形状 Type： 管脚类形 With：分一般信号管脚（Scalar）和
含义 表示该管脚输入为时钟信号。 表示“非”，输入信号取反。 表示对输入时钟求非，即反向时钟输入。 一般管脚引线，其长度为3个格点间距。 短管脚引线，其长度为1个格点间距。 表示零长度的管脚引线，一般用于表示“电源”和 “地”。
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直接新建元件
③ 给元件添加管脚
管脚类型 类型
3-State Bidirectional
Output、Passive、Power八项可选。 Shape：管脚形状，有Clock、Dot、Dot-Clock、Line、Short、Zero Length六项可选。 PinGroup：管脚分组。 Position：管脚在元件外框的位置，有Top、Bottom、Left、Right四项可选。 Add Pin：当表格显示管脚数目不够时，单击该按钮弹出对话框输入数字添加管脚。 Delete Pin 删除管脚，一次只能删除一行。
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封装库的建库方法
通过向导来创建： ⒐ 概括了下前面的设置。 ⒑ 设置完成后生成如下图元件符号。（注：向导不能添加中间的接
地大焊盘，需手工添加，完成最终的元件如右图）。
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封装库的建库方法
通过向导来创建： ⒒ 生成PSM文件，和Device文件。
OrCAD Capture CIS(Cadence原理图绘制)
OrCADCaptureCIS(Cadence原理图绘制)1,打开软件........................................2，设置标题栏.....................................3，创建工程文件...................................4,设置颜色........................................2.制作原理库..........................................1,创建元件库......................................2，修改元件库位置，新建原理图封库.................3，原理封装库的操作...............................3.绘制原理图..........................................1.加入元件库，放置元件............................2.原理图的操作....................................3.browse命令的使用技巧 ...........................4.元件的替换与更新................................4.导出网表............................................1.原理图器件序号修改..............................2.原理图规则检查..................................3.显示DRC错误信息................................4.创建网表........................................5.生成元件清单(.BOM)..................................设计目的：创建如图RS232转换RS422原理图1.新建原理图1,打开软件2，设置标题栏Options-------DesignTemplate创建完原理图工程后，也可以修改标题栏Options--------SchematicPageProperties3，创建工程文件File------New------Projet4,设置颜色Options--------Preferences2.制作原理库1,创建元件库File-------New----Library2，修改元件库位置，新建原理图封库点击如图位置鼠标右击，点击SaveAs另存为。
cadence原理图设计报告
cadence原理图设计报告
工具：Design Entry CIS
设计目标：绘制原理图库与原理图，最终产生网表文件（PCB设计使用）。
1.1新建原理图工程
原理图工程以.opj结尾，原理图以.DSN后缀结束；原理图库以.OLB后缀1.2新建多个原理图部分
右击可以设置成根原理图部分。
1.3设置原理图纸张大小
1.4tools 下可以设置工具窗口显示与隐藏
1.5options-P可以设置背景颜色等，设置点状与线状背景。
1.6options-D可以设置原理图纸的大小等
2制作库文件
2.1新建library
file-->new-->library（点击保存，设置库名称）
2.2创建元件右键new--》part
2.3设置器件属性：名称，填写封装，类型等
2.4设置好管教后添加边框
2.5放置器件
（可以添加不同路径的库文件进来）
2.6view--》page
设置管教属性状态
2.7添加库文件，复制元器件进入自己库
2.8
支持不同原理图间元器件的拷贝、
原理图中的原价有错误可以直接编辑库文件，然后更新原理图中对应的器件
器件的名称不允许重复可以讲引脚属性设置成pow属性
2.9同page放置网络标号
2.10不是同一页的网络标号放置offpage
2.11填写封装
2.12更新缓存
2.13DRC检查
2.14输出网表文件
（1）第一方网表文件，用于PCB设计。
出现错误时需要修改至没错才会产生。
（2）第三方网表文件
2.15导出BOM表单
（注意添加封装信息）。
Cadence原理图库设计
Cadence原理图库设计一.工具及库文件目录结构Cadence提供Part Developer库开发工具供大家建原理图库使用。
Cadence 的元件库必具备如下文件目录结构为:Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table)Sym_1:存放元件符号Entity:存放元件端口的高层语言描述Chips:存放元件的物理封装说明和属性Part-table:存放元件的附加属性,用于构造企业特定部件我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库,但通过以下几个步骤来创建元件库则更直观可靠一些。
二.定义逻辑管脚在打开或新建的Project Manager中,如图示,打开Part Developer。
然后出现如下画面,点击Create New,下图新菜单中提示大家选择库路径,新建库元件名称及器件类型。
点击ok后,Part Developer首先让大家输入元件的逻辑管脚。
一个原理图符号可以有标量管脚和矢量管脚。
标量管脚在符号中有确定位置,便于检查信号与管脚的对应,但矢量管脚却可使原理图更简洁,适用于多位总线管脚。
点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式(A1; 1A; 1A1)进行选择,一但选定,编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。
管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。
按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效,点击ADD即可加入新的管脚。
(注:不论是标量或矢量管脚,均可采用集体输入,如在Pin Names栏可输入A1-A8, 1C-16C)三.加入封装相关信息点击Packages,按右键,选择New,出现如下画面。
在Gerneral的各项填入相关信息,选择Specify Package Type可指定封装类型,在Reference Designator中填入或选择位号标识,JEDEC_TYPE和ALT_SYMBOLS分别可填入对应的PCB封装类型及替代封装。
Cadence原理图设计简介
原理图设计简介本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。
一．建立一个新的工程在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。
所用的文件库信息。
Design directory 启动Project ManagerOpen: 打开一个已有Project .New :建立一个新的Project . 点击New 如下图：cadence 将会以你所填入的project name 如：myproject 给project file 和design library 分别命名为myproject.cpm和myproject.lib点击下一步Available Library：列出所有可选择的库。
包括cadence自带库等。
Project Library：个人工程中将用到的所有库。
如myproject_lib点击下一步点击下一步点击Finish完成对设计目录的配置。
为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地----PCB设计专栏内。
其中：libcdma 目录为IS95项目所用的器件库。
libcdma1目录为IS95项目之后所用的器件库。
每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：\libcdma , D：\libcdma1 ...* 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。
下面介绍如何将共享库加入到自己的工程库中。
点击Setup点击Edit 编辑cds.lib文件。
添入以下语句:define libcdma d:\libcdmadefine libcdma1 d:\libcdma1则库libcdma , libcdma1被加入Availiable Library 项内。
如下图：点击Add依次将库libcdma , libcdma1加入右边自己的工程库中。
另：可通过右端Up, Down键排列库的优先级。
第二章Cadence的原理图设计
第二章 Cadence的原理图设计2.1Design Entry CIS软件概述Cadence软件系统有两套电路原理图的设计工具，一套是Design Entry HDL，另一套就是我们马上要开始学习的Design Entry CIS。
其中Design Entry HDL 是Cadence公司原本的原理图设计软件，可以用于芯片电路和板级电路的设计，其长处在于可以把芯片的电路原理图和板级电路原理图结合在一起，进行综合设计；而Design Entry CIS主要用于常规的板级电路设计，Design Entry CIS原本是OrCAD公司的产品，OrCAD公司后来被Cadence公司收购，于是Design Entry CIS也就成了Cadence公司的另一套电路原理图设计软件。
Design Entry CIS原理图设计软件的特点是直观、易学、易用，在业界有很高的知名度，利用Design Entry CIS原理图设计软件可以进行简单的（只有单张图纸构成的）电路原理图设计，也可以进行（由多张图纸拼接而成的）平坦式电路原理图设计，还可以进行（多张图纸按一定层次关系构成的）层次式电路原理图设计。
在本章中，我们首先学习简单的电路原理图设计，然后再学习较为复杂的平坦式和层次式电路原理图设计。
我们将围绕一块非常简单的STC系列单片机下载电路板，学习简单电路原理图的设计，同时在此过程中，还将学习到USB转UART串行口、STC系列单片机下载电路等方面的知识。
接着，我们将围绕一块ARM-7核心实验板，进行平坦式和层次式电路原理图的设计，而该核心板是配套于ARM-7实验箱。
在此过程中我们还将学习到嵌入式技术等方面的知识。
2.2初识Design Entry CIS一．启动Design Entry CIS我们在电脑上点击“开始→所有程序→Cadence SPB 16.2→Design Entry CIS”，如下图所示：图2-1 启动Design Entry CIS这时将弹出如下对话框：图2-2 选择工作内容在这里我们选择“OrCAD Capture CIS”一项，点击“OK”按钮后，就实际启动了Design Entry CIS，出现如下界面：图2-3 OrCAD Capture CIS软件界面与大多数软件一样，OrCAD Capture CIS软件也是以项目方式管理我们的设计文件的。
cadence原理图设计实例教程
器件封装调用
以这样的方式,直到把所有没有定义的管脚封装图在Link Footprint to Component 栏,点Link existing footprint to component查找出来
印制版设计
二、零件布局
调入网络表后，零件将随着纲路档案的载入而散 布在编辑区里，紧接着，依下列步骤进行自动零 件布置： 1． 定义板框。首先切换到Global Layer层 （按0键），然后按钮，进入放置物件状态，再以 画框的方式，直接在编辑区里画板框。 2、 板框定义完成后，启动 Auto>Place>Board命令，程式即迅速布置零 件。见下图
出现“Display Properties”窗口 • 在“Value”栏填入“10K” • 单击“OK”
其余元件属性参数修改
• 将R2的1k修改为1m • 将R3的1k修改为1m • 将R4的1k修改为82k • 将R5的1k修改为2k • 将C1的1n修改为0.1u • 将C2的1n修改为220u • Vi的VOFF值设定为6v • Vi的VAMPL值设定为30mv • Vi的FREQ值设定为2kHz • V1的0Vdc更改为12Vdc
如果要进行精细的打印或分板层输出的话，则启动Options> Post Process命令，然后在随即出现的表格中，选择所要打印的板层，再点击 鼠标右键，在弹出菜单中选取其中的Plot to Print Manager命令，即可 打印您选中的板层。
电路系统
计算机辅助设计
准确、高效地设计电路
器件放置
• 也可以按下步骤放置uA741：
➢ 执行P1ace/Part命令 ➢ 在 Part中输“ *741* ” ， ➢ 点击Part Search, ➢ 点击Begin Search, ➢ 在Library 库中寻找到
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然 后 点 击 “ Specify Footprint” 在 “ JEDEC_TYPE” 选 项中输入对应 ＰＣ Ｂ的物理封装。 如：“DIP20” 这里也可不填，在 下 面 part_table 中 填。
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然 后 点 击 “ Physical Pin Mapping” 然 后 选 择 Add Manually ，点击 Pin Numbers ， 在 “ Numeric” 选项中输 入“1-20”。 APPLY 这里如果在上页中加 入了 jedec_type 的封 装名则 extract from footprint 直 接 取 出 管脚。
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接下来定义一个器件封装 （package）： 右键点击“ packages” ， 选 择 “ new” ， 在 “ Specify Pack Type “选项中封装类 型，如“DIP”。 在Reference Designator 选择中选择一种元件类型。 如 “D”。(设计者应严格 按照原理图设计规范中规 定的各种元件对应的文字 符号来添入此选项） 在下面属性中加入一条： body_name，值和上面的 physical part相同（为了原 理图反标的正确性）
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可以在这里编辑 所有pin的位置。完 成 后 再 进 入 concept-HDL中。
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在 concept-HDL 中 编 辑 “ symbol” 时 要 注 意 选 择 Tools/options/grid 大家在作库的时候应该保持 “ GRID” 的 设 置 一 致 。 将 “SYMBOL”和 “GRID” 的 两 项 设 置 统一为 0.05(50mil) 和 2(100mil)。 这样，在作原理图时就不必 再改变“GRID”，作出的原理图 就会清晰、规范。
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Part Developer 界面
chips sym_1 part_table entity vlog_mode
前三项是最常 用的三项 根据目前设计 状况另外两项作 库时可以暂时不 考虑
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对于初学者来说，创建原理图库不但要了解库文件及对应的结构关系， 还要熟悉创建流程和熟练使用库编辑器（Part Developer）为自己服务。 下面以一个简单器件的创建过程来演示一下一个元件库的创建流程。同 时，介绍一下“Part Developer”的基本使用。 启 动PROJECT MANAGER， 建 立 一 个 新 工 程（PROJECT）（或者直接 从开始选择library explorer启动。）
vlog_mode
verilog.v file
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cell
lcx
sym_1
CADENCE 原理图库结构
symbol.css file 符号图形文件 entity
verilog.v file
chips chips.prt file
包含端口列表
器件特征及物理封装等信息
part_table
part.ptf file vlog_mode verilog.v file
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接着刚才74LVT574：
将所有“ Number” 一 一对应给“ Pin Name” 。 如果有未使用的“pin” 可以在 “N”选项标识 表示是NC空脚。另外 POWER类型可点击右 键复制。
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封装定义结束后，要给元件在原理图中一个表示符号 （Symbol ）： 选择“Part Developer”中的“Symbols”，右键选择“NEW”。
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CADENCE 原理图建库简介
刘忠亮111499
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Library lcx
CADENCE 原理图库结构
cell
Lcx.cat file
lcx
sym_1 symbol.css file entity verilog.v file
chips
chips.prt file part_table part.ptf file
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在对话框中高亮的三个选项中，经常使用的为前两项。选择您所 需要的形式进行下一步，这里选择“Number 2”：
隐藏电源和地管脚 显示电源和地管脚
电源和地管脚单独体 现在另一个符号上
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如果想换一种封装类型 选择“Specify Pack Type” 这里, 保持原来的封装
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下面就是要建一个part_table表了： 从part table file右键新建part.ptf生成一个ptf表格 在key和injected部 分分别输出相应的 属性项。如： Vendor_part_number Vendor Description Jedec_type Alt_symbols Part_number 等等。
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（二）.多对一（一个封装包括三个相同部分符号）
A1-A32
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（二）.多对一（一个封装包括三个相同部分符号）
A1-A32
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（三）.一对多（一个符号对应三个封装）
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（三）.一对多（一个符号对应两个封装）
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简捷方法
其实,现在创建原理图库.还有一个更好的方法就是copy,因为 现有的原理图库已经包罗了很多种类 ,如果您想创建的元件与 现有的某一个很相近(如元件的“pin”数或“pin ame”大体相 同),就可以“copy”或在“Part Developer”中“open/save as” 新的元件的命名 ,然后简单更改个别选项即可得到一个新的元 件(原理图库).
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上面就是建一个原理图元件库的基本过程. 实际上我们在使用元件库绘制原理图，无非就是将设计者 自己抽象的设计思路通过符号和连线对应到实际器件和印制线 路上去。那么，总结一下“CADENCE”提供给设计者库的对应基 本有三种情况：
（一）.一对一（一个符号对应一个封装）
（二）.多对一（一个封装包括多个相同部分符号） （三）.一对多（一个符号对应多个封装） 所谓一对一就是上面我们所演示的情况 . 那么其余两种情 况也都是在基本的过程中稍有改变或添加设定. 第 二 种 情 况 可 以 参 照 “ 96PINWXY”, 第 三 种 情 况 就 是 在 “Package”的设定中增加一种封装类型.
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在工程（project）的主界面选择 Tools/Library Tools/Part Developer
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选择Create New
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在Library 选项中, 选 择 将 来要存 放 新 建器件的库. 这里 , 我建议大家 最初建库时 , 最好把 自 己 所 建的器 件 放 到自己的库内.这样, 既方便本人查找 \ 修 改 , 也不会导致各个 公 用 库 内器件 的 混 乱.
功 能 上 的 仿 真 模 型文件
器件附加属性文件
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从上面的结构可以看出“cadence”的原理图库 是由数据文件构成。这样，作库人也可以直接从 库文件目录中选取某个文件进行拷贝和修改。当 然，首先要对文件结构和内容十分熟悉。用这种 方法建的原理图库经常会出一些错误。
所以还是按照CADENCE的建库步骤，使用 “Part Developer” 建库工具来建原理图库。
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在“part name” 和 “physical part” 选 项填入名称。 例如：“74LVT574”
注意选择要创 建器件的类型 为了仿真
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在Logical Pin” 对话框弹出同时也 会出现一个表单。 设计者在输入“pin” 之前，要根据供应 商提供元件的 “datasheet”中 “pin name”的形式 进行“Edit”选项的 设置
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在这页表中填入各属性的相应的值，对于同一symbol对应 的不同器件直接在此表中加入一行就可以了。
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完成了“Logical Pin”, “Package”, “Symbols”的各项 设定后,存 盘,再选“TOOLS”下的“CHECKPLUS”,选中所有的项, 按“RUN”,在“View Markers” 中 看 结 果， 如 没 有 错 误， 一个元件库（原理图部分）就创建成功了。 接下来要检验您所创建的元件是否可用。也就是说要进 行测试。那么测试方法是在 Concept-HDL 中调用一个完成的 元件（74LVT574） 。存盘后打包（此时可将Update Allegro Board选项关掉），然后在工程（Project）主界面上 运行 “Layout”启动“Allegro”. “Allegro”启动后,首先在“BOARD GEOMETRY/OUTLINE”层上作一个“OUTLINE”，然后选择 FILE/IMPORT/LOGIC/Concept-HDL.接着选择 Place/Quickplace/Place/ok你将会看到该器件的封装！
还有 ,同样的类型不同标称值的器件没有必要再作一个器件 , 只要在该器件的“ part.ptf” 文件中添加一个新的“ value” 即 可.
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几点注意
( 一 ). 在输入“ pin name” 或表示未使用“ pin”时, 不要使用 “ nc”, 因为其已被 “CADENCE”占用. ( 二 ). 在定义“ pin” 的位置时 , 考虑一下将来器件的摆放方向 , 因为最近发现 “ Version 14.1” 好象有 “ bug”, 在“ Concept-HDL” 中调用建好的库 , 当你旋转 其时,“text”不随之旋转.(14.2已经解决) ( 三 ). 在 SYM 中，如各管脚有相同的名字，命名时要将它们区分开来，比如 “ MPC860” 有很多“ GND” ，命名时，应用“ GND1 ， GND2 ， GND3……” 将它们区 分开 来，再在“PACKAGE” 中将其与各自的管脚数相对应。 也可以输入一个“ GND” 或“ VCC”, 然后在 package/properties/physical pin mapping选择 pin(GND) 右键点击replicate,来定义多个pin为Gnd.将来在库或 原理图中该元件的属性中添加“power_group” “GND=GND或Vcc=Vcc”。(注意： 最好是等号两边相同，这样在原理图打包时不致出错，在原理图再对应到具 体的电源。)建议对大的器件采用此方法，对小的器件还是用显示电源和地的 方法。