峰值检测系统的设计

南通大学电工电子实验中心电子系统综合设计实验报告

课题名称：峰值检测系统的设计

姓名：沈益

学号：

指导教师：陈娟

实验时间：2011年1月3日至14日

峰值检测系统主要由传感器、放大器、采样/保持、采样/保持控制电路、A/D转换电路、数码显示、数字锁存控制电路组成。其关键任务是检测峰值并使之保持稳定，且用数字显示峰值。

一、设计目的

1、掌握峰值检测系统的原理；

2、掌握峰值检测系统的设计方法；

3、掌握峰值检测系统的性能指标和调试方法。

二、设计任务及要求

1、任务：设计一个峰值检测系统；

2、要求：（1）传感器输出0~5mV，对应承受力0~2000kg；

（2）测量值要用数字显示，显示范围是0~1999；

（3）测量的峰值的电压要稳定。

三、设计原理

1、设计总体方案

据分析，可确定需设计系统的电路原理框图如图1所示：

图1 峰值检测系统原理框图

2、各部分功能

传感器：将被测信号量转换成电量；

放大器：将传感器输出的小信号放大，放大器的输出结果满足模数转换器的转换范围；

采样/保持：对放大后的被测模拟量进行采样，并保持峰值；

采样/保持控制电路：该电路通过控制信号实现对峰值采样，小于峰值时，保持原峰值，大于原峰值时保持新的峰值；

A/D 转换：将模拟量转换成数字量； 译码显示：完成峰值数字量的译码显示；

数字锁存控制电路：对模数转换的峰值数字量进行锁存，小于峰值的数字量不锁存。 三、电路设计

1、传感器：本文不予考虑；

2、放大器：由于输出信号为0~5mV ，1mV 对应400kg ，因此选用电压增益为400的差动放大电路（该电路精度高），如图2所示。

图2 差动放大电路

根据公式 400R )

/R 2R (1R u u A 3

124i o1U =+-==

，分配第一级放大器放大倍数为8/R 2R 112=+，分配第二级放大器放大倍数为

508

400

R R 34==，则选取电阻值分别为 1.6K R 1=， 5.6K R 2=，2K R 3=，K 001R 4=，四只电阻均选1/8W 金属膜电阻，三个放大器可选具有高输入共模电压和输入差模电压范围，具有失调电压调整能力以及短路保护等特点的A μ741型运算放大器。

3、采样/保持：选用LF398采样保持集成电路芯片，电路如图3所示。

图3 采样/保持电路

LF398的8脚是采样/保持控制脚，当该脚输入高电平时，LF398进行采样，输入低电平时保持。采样时输入信号使采样保持电容H C 迅速充电到i V 。其中H C 可选用电阻大、漏电小的聚苯乙烯电容，可取uF 1.0C H =。 4、采样/保持控制电路：该电路选用比较电路，如图4所示。

图4 采样/保持控制电路

比较电路将LF398的输入端电压与输出端电压相比较，产生一个控制信号K V ，用K V 控制LF398的逻辑控制脚，此外K V 还用来控制数字锁存控制电路。当O2i V V >时，比较器输出K V 为高电平，使LF398采样；当O2i V V <时，比较器输出K V 为低电平，使LF398保持。图中4A 选用A μ741型运算放大器，二极管选用普通硅二极管2CK11。C H

5、数字显示表头电路：该电路由A/D 转换和译码显示电路组成，如图5所示。

图5 数字显示表头电路

该电路可采用21

3位数字电压表，元件选择如下：

2

13位A/D 转换器MC14433，七路达林顿驱动器MC1413，BCD 到七段锁存-译码-驱动器CD4511、基准电源MC1403和四个共阴极数码管。

6、数字锁存控制电路：数字锁存控制电路时保证A/D 转换的峰值数字被锁存在2

1

3位A/D 的输出锁存器里，且当被测信号不在量程内时，超量程或欠量程信号将控制小于峰值的数字量不能锁存。为完成峰值锁存必须掌握MC14433两个管脚的功能，其中一个管脚是数字显示更新输入控制端DU ，另一个管脚是转换周期结束标志输出端EOC 。DU 功能为：当DU 为高电平时，A/D 转换结果被送入输出锁存器内；当DU 为低电平时，A/D 转换器仍

输出锁存器中原来的结果。EOC 的功能是：每一个A/D 转换周期结束时，EOC 端输出一个正脉冲。通常电路利用EOC 端的输出控制DU ，则每次A/D 转换结果都被输出，而峰值检测电路只允许峰值结果输出，小于峰值不输出。所以电路必须设置在峰值时，EOC 的输出才能控制DU 。考虑2

1

3位A/D 转换器转换周期为1/3s ，当峰值信号来到时，应允许EOC 的输出在1/3s 内控制DU 端。由于采样/保持电路能在A/D 转换周期内保持峰值的模拟量，所以在A/D 转换周期间峰值数据不会受影响。经过前面的分析，确定数字锁存控制电路如图6所示。

图6 数字锁存控制电路

该电路由单稳态延时电路、或门GA 和与门GB ，图中输入信号K V 来自比较器的输出，1V K =表示峰值采样，0V K =表示峰值保持，电路工作情况如下：

（1）当1V K =时，或门GA 输出1，允许eoc V 通过与门GB ，若eoc V 是高电平，则du V 也是高电平。du V 可以控制DU 端，峰值数据被锁存在A/D 转换器的输出锁存器中。

（2）当K V 由高电平变成低电平时，单稳态触发器的3端是下降沿触发的脉冲展宽延时电路的输入端，在输入脉冲作用下，o V 在1/3s 内仍然保持高电平。在1/3s 内o V 使或门GA 输出1，此间EOC 的输出电平eoc V 能通过与门GB ，eoc V 是高电平时，du V 也是高电平，du V 又可以控制DU 端，使输出锁存器锁存峰值数据。

（3）当0V K =，V 0V o =时，或门GA 输出为0，封锁与门GB ，eoc V 不能通过与门GB ，与门GB 的输出du V 为低电平，du V 封锁A/D 转换器的输出锁存器，输出锁存器仍输出原来的峰值数据。