设计序列信号发生器

数码电子学实验

设计序列信号发生器

报告人：XXX

一．具体要求

要求用D触发器和门电路设计一个产生1101001序列（序列左边先输出）的序列发生器。

二．实验目的

1.熟悉原理图输出法；

2.了解可编程器件的实际应用。

三．实验准备

1.详解D 触发器 ①电路组成

为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门G1，如图1所示，这种单输入的触发器称为D 触发器。图2为其逻辑符号。D 为信号输入端。

图1：D 触发器逻辑图 图2：D 触发器逻辑符号

②逻辑功能

在CP=0时，G2，G3被封锁，都输出1，触发器保持原状态不变，不受D 端输入信号的控制。

在CP=1时，G2，G3解除封锁，可接收D 端输入的信号。如1=D 时，0=D ，触发器翻到1状态，即Q n+1=1,如0=D 时，1=D ，触发器翻到0状态，即Q n+1=0，由此可列出表1所示同步D 触发器的特性表。

表1：同步D 触发器特性表

D Q n Q n+1 说明

0 0 0 输出状态和D 相同 0 1 0 输出状态和D 相同 1 0 1 输出状态和D 相同 1

1

1

输出状态和D 相同

由上述分析可知，同步D 触发器的逻辑功能如下：

当CP 由0变为1后，触发器的状态翻到和D 的状态相同； 当CP 由1变为0后，触发器保持原状态不变。 ③D 触发器的名词来源

D 触发器不会发生RS 触发器不确定的情形（S=1,R=1），也不会发生JK 触发器的追跑情况（J=1,K=1),那么为什么成为D 触发器呢？因为输出Q 等于输入D ，但是要经过一个CLOCK

触发之后才产生，在时间上意味着有延迟时间的作用，所以称为D 型（Delay ）触发器。

2.确定移位寄存器的级数n （即需要用多少个寄存器来寄存状态）

我们知道，一个D 触发器可以寄存“0”和“1”两种状态，若序列周期为P ，则信号发生器的级数n 应满足2≤P n 。在本例中，要产生1101001这个序列，3=n 。

3.确定状态转化表

如图3所示，列出所需产生的序列，图中右边的信号先输出，数码下面的水平线表示寄存器状态。

1 0 0 1 0

寄存器状态

图3：序列分析图

所以可得表2所示状态转换表：

表2：状态转换表

现在我们还要注意所涉及的线路是否能够自动启动，因为所要求产生的序列1101001并没有000这种情况，所以在用卡诺图化简时应将000这种情况都考虑在内，使电路能自动启动。

图4：F0的卡诺图化简以及方程式

以逻辑门来完成F0的逻辑表达式：

2

020210Q Q Q Q Q Q F ++=

四：实验内容

通过实验准备我们已经知道用D触发器和门电路设计一个产生1101001序列需要3个D触发器和F0的门电路。

所以我们设计如下电路来实现该功能，CLK为时钟脉冲。

D0 D1 D2 F0门电路

图4：产生1101001序列的信号发生器

触发器D0,D1,D2分别保存Q0,Q1,Q2的信号，初始时Q0,Q1,Q2都为0。

理论分析：

当CLK=1时，Q0,Q1,Q2进过F0门电路,产生信号1，D0,D1,D2储存1,0,0，F输出0；

当CLK=2时，Q0,Q1,Q2进过F0门电路,产生信号1，D0,D1,D2储存1,1,0，F输出0；

当CLK=3时，Q0,Q1,Q2进过F0门电路,产生信号0，D0,D1,D2储存1,1,1，F输出1；

当CLK=4时，Q0,Q1,Q2进过F0门电路,产生信号1，D0,D1,D2储存0,1,1，F输出1；.........

所以，在CLK=4到CLK=10里，产生信号“1101001”。

写入如下ABEL-HDL测试程序：

获得如下仿真结果：

测试结果和理论分析相同，从而验证了所涉及电路的正确。

设计的不足之处：因为D触发器有延迟时间的作用，所以我们产生“1101001”这个序列需要7s，而不能瞬间产生。

五．思考题

用另一种设计产生序号“1101001”。

解析：我们知道，D触发器是基于主从式JK触发器上开发的。所以，产生序列“1101001”也可以用主从式JK触发器和门电路来实现。

设计电路如下：主从式JK触发器默认符号

写入如下ABEL-HDL测试程序：

获得如下仿真结果：

从结果，我们验证了此电路的正确性。