第二章双极型逻辑集成电路

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数字电路与逻辑设计(第二版)章图文 (2)

数字电路与逻辑设计(第二版)章图文 (2)
第2章 组合逻辑电路
第2章 组合逻辑电路
2.1 集成门电路 2.2 组合逻辑电路的分析和设计 2.3 组合逻辑电路中的竞争-冒险
第2章 组合逻辑电路
2.1 集成门电路
2.1.1 TTL门电路 TTL门电路由双极型三极管构成,它的特点是速度
快、抗静电能力强、集成度低、功耗大,目前广泛应用 于中、小规模集成电路中。TTL门电路有74(商用) 和54(军用)两大系列,每个系列中又有若干子系列,例 如,74系列包含如下基本子系列:
4)传输延时tP 传输延时tP指输入变化引起输出变化所需的时间,它 是衡量逻辑电路工作速度的重要指标。传输延时越短, 工作速度越快,工作频率越高。tPHL指输出由高电平变 为低电平时,输入脉冲的指定参考点(一般为中点)到 输出脉冲的相应指定参考点的时间。tPLH指输出由低电 平变为高电平时,输入脉冲的指定参考点到输出脉冲的 相应指定参考点的时间。标准TTL系列门电路典型的 传输延时为11ns;高速TTL系列门电路典型的传输延时 为3.3ns。HCT系列CMOS门电路的传输延时为7ns;AC 系列CMOS门电路的传输延时为5ns;ALVC系列CMOS 门电路的传输延时为3ns。
第2章 组合逻辑电路
图2―2和图2―3分别给出了TTL电路和CMOS电 路的输入/输出逻辑电平。
当输入电平在UIL(max)和UIH(min)之间时,逻辑电路可 能把它当作0,也可能把它当作1,而当逻辑电路因所接 负载过多等原因不能正常工作时,高电平输出可能低于 UOH(min),低电平输出可能高于UOL(max)。
第2章 组合逻辑电路
74AC和74ACT:先进CMOS(Advanced CMOS)。 74AHC和74AHCT:先进高速CMOS(Advanced High speed

第二章 - 5_IGBT(电力电子技术)

第二章 - 5_IGBT(电力电子技术)

主要解决挚 住效应
改善饱和压降和开 关特性:N+缓冲 层、P+层浓度、 厚度最佳化、新 寿命控制,饱和 压降、下降时间 微细化工艺 均降低了30%以 上。
有选择的寿命控制,饱 和压降和关断时间 下降到1.5V/0.1ms。
沟槽技术
19
2.5 其他新型电力电子器件
2.5.1 MOS控制晶闸管MCT 2.5.2 静电感应晶体管SIT 2.5.3 静电感应晶闸管SITH 2.5.4 集成门极换流晶闸管IGCT 2.5.5 基于宽禁带半导体材料的电力 电子器件
11
2.4.4 绝缘栅双极晶体管
■IGBT的主要参数 ◆前面提到的各参数。 ◆最大集射极间电压UCES ☞由器件内部的PNP晶体管所能承受的击穿 电压所确定的。 ◆最大集电极电流 ☞包括额定直流电流IC和1ms脉宽最大电流ICP。 ◆最大集电极功耗PCM ☞在正常工作温度下允许的最大耗散功率。
12
正向电流密度(A/sp.cm)
1000
IGBT
100 10 1 0.1 0 1 2
300V 600V 1200V 300V 600V 1200V
MOSFET
正向压降(V) 16
3
温度特性
功率MOSFET 导通时温升沟道电阻速增,200度时可达室温时的3倍。考 虑温升必须降电流定额使用。 IGBT 可在近200度下连续运行。导通时,MOS段的N通 道电阻具有正温度系数,Q2的射基结具有负温度系数,总 通态压降受温度影响非常小。
13
IGBT_5SNS 0300U120100
主要参数: • VCES 1200V • IC(DC) 300A • Tc(OP) -40~125oC • VCESAT IC300A ,VGE15V: 1.9V 25oC,2.1V125oC

第二章 集成电路物理基础讲解

第二章 集成电路物理基础讲解
表2.1 导体、半导体和绝缘体的电阻率范围
材料
导体
半导体
绝缘体
电阻率ρ(Ωcm)
< 10-3
10-3~109
>109
半导体的一些重要特性,主要包括:
温度升高使半导体导电能力增强,电阻率下降. 如室温附近的纯硅(Si),温度每增加8℃,电
阻率相应地降低50%左右. 微量杂质含量可以显著改变半导体的导电能力.
空位成对出现的缺陷称为弗仑克 原子层,结果是晶体内部产生空
尔缺陷。
位但没有间隙原子,这种缺陷称
为肖特基缺陷。
电子排布
处于稳定状态的原子,核外电子服从一定的分布的原 则,在原子核外进行具有一定的规律性的分布。核外电 子将尽可能地按能量最低原理排布,同时还要遵守泡利 不相容原理和洪特规则 。 一个电子的运动状态要从4个方面来进行描述,即它所处 的电子层、电子亚层、电子云的伸展方向以及电子的自 旋方向。在同一个原子中没有也不可能有运动状态完全 相同的两个电子存在,这就是泡利不相容原理所告诉大 家的。根据这个规则,如果两个电子处于同一轨道,那 么,这两个电子的自旋方向必定相反
Si中掺入受主杂质后,受主电离增加了导电空穴, 增强了半导体导电能力,把主要依靠空穴导电的 半导体称作p型半导体。p型半导体中空穴是多子, 电子是少子。
受主杂质和施主杂质示意图 a)本征硅 b)具有施主杂质(磷)的N型硅 c)具有受主杂质(硼)的P型硅
总结
N型半导体:自由电子 1、多数载流子
这个被负电中心硼离子依靠静电引力束缚的空穴 还不是自由的,不能参加导电,但这种束缚作用 同样很弱,很小的能量ΔEA就使其成为可以“自 由”运动的导电空穴。
而负电中心硼离子被晶格所束缚,不能运动。 由于以硼原子为代表的Ⅲ族元素在Si、Ge中能够

第2章集成逻辑门电路

第2章集成逻辑门电路

2.3.2
TTL集电极开路门
TTL集电极开路门(Open Collector Gate)也称为OC门。 在用门电路组成逻辑电路时,如果能将输出端直接并联(称为 “线与”逻辑),可以使电路简化许多。前面所介绍的TTL与非 门却不能这样使用,原因有两个:一是TTL与非门无论输出为高 电平还是低电平,输出电阻都很小;二是两个TTL与非门连在一 起以后,如果一个门输出为高电平,另一个输出为低电平,那么 会有很大的电流从截止门的三极管VT4流到导通门的三极管VT5, 此电流大大超过正常工作电流,严重时会损坏门电路。解决的办 法是把TTL与非门电路的输出级改为集电极开路的三极管结构,
图2.25
二极管的开关电路特性
2.双极型三极管的开关特性 双极型三极管的输出特性曲线如图2.26所示。由输出特性曲线 可知,三极管可分为三个区域:截止区、放大区和饱和区。特别 当三极管工作在截止区和饱和区时,电参数也表现为对立的两个 状态,可以作为开关使用。
图2.26
三极管的输出特性曲线
2.2
晶体二极管和三极管的开关特性
第一个字母C代表中国,T代表TTL;它们对应型号的门电路逻辑 功能和引脚图与国际标准基本是一样的。本书电路举例将以最常 用的74XX系列和74LSXX系列门电路为主。本章讨论的集成逻辑门 属于小规模集成电路(SSI)。
2.3.1
TTL与非门电路
1.电路结构 每个系列的TTL与非门基本都是由输入级、中间级(倒相级) 和输出级组成。图2.30为TTL与非门的基本电路。 输入级通常由多发射极晶体三极管组成,如图中VT1。我们可 以把VT1看成是发射极独立而基极和集电极分别并联在一起的三 极管。输入级完成“与”逻辑功能。 中间级由VT2组成,其集电极和发射极输出的信号相位相反。 由这两个相位相反的信号去控制输出级的VT3和VT5,所以中间级 也称倒相级。 输出级由VT3、VT4和VT5组成,采用推拉式结构。其中VT3、

双极型电路

双极型电路

双极型电路
在半导体内,多数载流子和少数载流子两种极性的载流子(空穴和电子)都参与有源元件的导电,如通常的NPN或PNP双极型晶体管。

以这类晶体管为基础的单片集成电路,称为双极型集成电路。

以通常的NPN或PNP型双极型晶体管为基础的单片集成电路。

它是1958年世界上最早制成的集成电路。

双极型集成电路主要以硅材料为衬底,在平面工艺基础上采用埋层工艺和隔离技术,以双极型晶体管为基础元件。

按功能可分为数字集成电路和模拟集成电路两类。

在数字集成电路的发展过程中,曾出现了多种不同类型的电路形式,典型的双极型数字集成电路主要有晶体管-晶体管逻辑电路(TTL),发射极耦合逻辑电路(ECL),集成注入逻辑电路(I2L)。

TTL电路形式发展较早,工艺比较成熟。

ECL电路速度快,但功耗大。

I2L电路速度较慢,但集成密度高。

同金属-氧化物-半导体集成电路相比,双极型集成电路速度快,广泛地应用于模拟集成电路和数字集成电路。

双极型集成电路是最早制成集成化的电路,出现于1958年。

双极型集成电路主要以硅材料为衬底,在平面工艺基础上采用埋层工艺和隔离
技术,以双极型晶体管为基础元件。

它包括数字集成电路和线性集成电路两类。

第二章 逻辑门电路

第二章   逻辑门电路

• (2)放大状态:当VI为正值且大于死区电压时,三极 管导通。有 V V V
IB
I BE
Rb

I
Rb
• 此时,若调节Rb↓,则IB↑,IC↑,VCE↓,工作点沿着负 载线由A点→B点→C点→D点向上移动。在此期间,三极管 工作在放大区, 其特点为: IC=βIB。 • 三极管工作在放大状态的条件为: 发射结正偏,集电结反偏
VIL VOL
VNL
0
4、扇入与扇出数: 1)扇入数: 取决于它的输入端的个数。 2)扇出数: MIN (NOH, NOL)
拉电流工作情况: 输出为高电平时,与 非门带拉电流负载
N OH
I OH (驱动门) I IH (负载门)
0 1
4
IIH II
L
输出为低电平时,与 灌电流工作情况: 非门带灌电流负载
0
T3 通
该与非门输 出低电平, 门 2 T3导通
集电极开路TTL“与非”门(OC门)
OC门的结构
当输入端全为高电 VCC 逻辑符号: 平时,T2、T3导通, A A A R 输出为低电平; L B B B 输入端有一个为 低 电 平 时 , T2 、 输出逻辑电平: T3 截 止 , 输 出 高 低电平0.3V 电 平 接 近 电 源 电 (5-30V) TTL与非门 高电平为VC 压VC。 OC门完成 集电极开路与非门(OC门) “与非”逻辑功 能
§2.3
CC
基本逻辑门电路
真值表
一、二极管“与门”及“或门”电路 A V (5V) 1、与门电路: 0 0 R 3k 0 A 1 L 1 B 1 C 1
A,B,C 任一为0V,其中一个 二极管导通,VL被钳制在0.7V

微电子概论第二章微电子概论 第三节 双极型晶体管

微电子概论第二章微电子概论 第三节 双极型晶体管

1
1
iCBO ic
说明 > ,由于接近1,所以达
1
几十乃至上百。主要是由于输入端
由微弱的复合电流控制,而输出端
有大的漂移电流增强
➢穿透电流、注入效率与输运系数 (1) 穿透电流
iB
iCBO iCn
令 IC EO (1 ) IC B O
则 iC iB ICEO
当 iB=0 时, iC=ICEO
(2)注入效率
Rb
iB
iE
VBB
iE
称ICEO为穿透电流
发射区向基区注入电流的效率: = iEn/ie
(3)输运系数
基区向集电区电子输运的效率: = iCn/iEn 显然, = iCn/ie ≈
iC Rc
VCC
➢电压放大原理
N
共基极电压放大倍数GV及功率放大倍数GP
GV
iC RC iere
RC re
作业2
1. 已知:一只NPN型双极型晶体管共发射极 连接,测得其电压放大倍数为15,功率放 大倍数为930,基极电流Ib = 50 A,求解 以下问题:(1)画出电路图,并标出发射 极电流Ie、集电极电流Ic和基极电流Ib方向;
(2)求电流放大倍数;(3)求发射极电
流Ie、集电极电流Ic。
2. 能否将BJT的e、c两个电极交换使用,为什 么?
iB′ ic iE iB
共发射极 大
大 大
共基极 大

iCn iCBO
iB iE
iE
iC Rc VCC
iC Rc
VCC iB VBB
➢电流增益关系
iE iC iB iE iB iCn iC iCn ICBO iB iB ICBO

双极型数字集成电路

双极型数字集成电路

双极型数字集成电路双极型数字集成电路(Bipolar Integrated Circuit)是指一类采用双极型晶体管(NPN或PNP)作为基本元件的集成电路。

这类电路通常包含多个晶体管、电阻、电容等元件,通过集成在同一芯片上实现特定的数字逻辑或模拟功能。

以下是一些关于双极型数字集成电路的基本信息:1.双极型晶体管:双极型晶体管是一种半导体器件,包括NPN 型和PNP型。

它们分别由一对P型- N型- P型或N型- P型- N型三层结构组成。

在数字集成电路中,这些晶体管被用于实现逻辑门、存储元件等。

2.集成度:双极型数字集成电路可以实现不同级别的集成度,从小规模集成电路(SSI,Small Scale Integration)到大规模集成电路(LSI,Large Scale Integration)和超大规模集成电路(VLSI,Very Large Scale Integration)。

这取决于芯片上包含的晶体管数量和功能的复杂性。

3.应用领域:双极型数字集成电路广泛应用于各种电子设备和系统,包括计算机、通信设备、控制系统、数字信号处理等。

它们被设计用于执行数字逻辑运算、存储数据、控制电子设备等任务。

4.功耗和速度:相较于其他技术(如CMOS),双极型数字集成电路通常在功耗方面相对较高,但在高速操作方面可能更有优势。

它们在一些需要高性能、高速度操作的应用中仍然具有一定的市场份额。

5.逐步淘汰:随着技术的发展,CMOS(亦称为互补金属氧化物半导体)技术在数字集成电路中逐渐占据主导地位,因为它在功耗、集成度和工艺成本等方面具有优势。

因此,双极型数字集成电路在某些领域逐渐被淘汰。

需要注意的是,随着技术的不断发展,数字集成电路的设计和制造技术也在不断演进,而CMOS技术目前已成为主流。

第2章逻辑门电路-PPT精选

第2章逻辑门电路-PPT精选
第2章 逻辑门电路
逻辑门:完成一些基本逻辑功能的电子电路。现使用的 主要为集成逻辑门。
首先介绍晶体管的开关特性 着重讨论的TTL和CMOS门电路的
逻辑功能和电气特性
简要介绍其他类型的双极型和MOS门电路
2.1 晶体管的开关特性 在数字电路中,常将半导体二极管,三极管和场效应管
作 为开关元件使用。 理想开关: 接通时阻抗为零;断开时阻抗为无穷大;
1
VO
1
VI
VO 1输出 VOHmin
VNH VIHmin
0输出
VILman VNL
VOLman
VI
1输入 1输入
2.3.3 TTL与非门的静态输入与输出特性
1. 输入特性
1)输入伏安特性( II=f(Vi) ) 定义:电流流入T1的发射极
方向为正方向。
II(mA)
高电平输入
0.5 1.0 1.5 2.1 0
1.0
-15 -10 -5 0 5 10 15 I0(mA)
负载门的管脚的个数,即
IH=NIIH (IIH为负载门高电平输入电流,约为40μA左
右)
从曲线上看,当IO大于5mA时,VO才开始出现下降趋势, 但决定IOHmax值的并不是VOHmax,而是器件的功耗。在上 面讨论的电路中, IOHmax约为400mA。
在门输入端和地之间接电阻Ri,当电阻从0Ω逐步增加
时,由于电阻内部有电流流过,会使电阻两端电压Vi逐步
增加。
VCC
当T1管饱和导通时: Vi R1R iRi(VCC VB1E)
R1
4kΩ
T1
Roff≈0.9kΩ, Ron≈3kΩ。
Vi
Ri
当Ri小于R0ff时,输入为低 电平;当Ri高于Ron时,输入 为高电平。

双极型集成电路

双极型集成电路

双极型集成电路双极型集成电路,简称双极型IC,是一种晶体管集成电路,其特征是只有两对对极:负极(集电极)和正极(发射极)。

它以一种传统的放大方式,经常与双极型放大器、单稳放大器、一步放大器配套使用,广泛应用在电子设备和功能性元件电路中。

双极型IC的特点在于只有两对对极,而且由晶体管构成,所以它是半导体器件中一种重要的产品,也是电子器件制造的重要组成部分。

双极型IC可以完成一些复杂的功能,比如比较、空间位置检测、模拟信号处理和数字信号处理等。

双极型的晶体管装置可以进行非常复杂的处理,因此双极型IC在许多电子设备中得到广泛应用,比如电脑、手机、数码摄像机、游戏机等。

双极型集成电路模块是半导体封装的重要产品,它利用半导体封装技术,将数据、电源和信号线装载到一个封装模块中,进行多层的封装。

它的优势在于封装物的体积小,性能稳定,使用广泛,可以简化原有的电路,减少电路的故障,从而提高整个系统的可靠性。

此外,双极型集成电路的制造工艺也十分重要,一般来讲,当双极型集成电路组成比较复杂时,就需要采用更加精细、先进的制造工艺,比如利用贴片技术,单片机技术,及其他微系统技术,确保双极型集成电路的性能达到设计要求。

在量产双极型IC时,还要注意对其进行测试,以确保其性能满足设计要求。

除了本身的生产厂商外,还需要第三方的检测机构进行测试,检查双极型IC的可靠性、可用性和可编程等性能参数。

双极型集成电路是一种重要的晶体管装置,也是电子设备的重要组成部分。

它的特点是只有两对对极,并且由晶体管构成,配合双极型放大器、单稳放大器、一步放大器等电子设备,可以完成复杂的功能。

在双极型集成电路的制造过程中,除了采用先进的制造工艺之外,还需要重视测试工作,以保证可靠性和可用性。

双极型集成电路工艺

双极型集成电路工艺

双极型集成电路工艺(详案)各位同学:大家好!本节课将给大家介绍双极型集成电路的制造方法和过程,也就是制作工艺。

首先我们作一些必要的知识准备,来复习一下集成电路的相关知识。

广义的集成电路通俗的讲就是我们常说的芯片,它是将若干电子元件制作在一块单晶硅片上,并用金属或多晶硅互联线将它们连结起来的具有一定功能的电路,这些半导体电子元件包括:双极型晶体管、场效应管、二极管、电阻、电感、电容等。

世界上第一块IC 是由仙童半导体公司的Robert Noyce 和德州仪器公司的Jack Kilby 于是1959年分别独自发明的。

集成电路按照不同的标准可以有很多分类。

最常见的是按照处理信号的连续性来分类,可分为模拟集成电路和数字集成电路,模拟集成电路处理的是时间连续的模拟信号,而数字集成电路处理的则是时间与幅度取值都离散的数字信号。

还有一种分类方法是按构成集成电路的有源元件的种类来划分的,若构成电路的有源元件只有双极型晶体管,则为双极型集成电路;若构成电路的有源元件只有MOS 管(场效应晶体管),则为MOS 集成电路;若电路中既有双极型晶体管,又有MOS 管,则为BiCMOS 集成电路。

以上我们简单介绍了集成电路的划分,生产每一种集成电路都需要相应的制造工艺,比如双极型集成电路需要双极型集成电路工艺,MOS 集成电路需要MOS 工艺,而BiCMOS 集成电路则需要的相应的BiCMOS 工艺等等。

双极型集成电路工艺是所有集成电路工艺中最早发明的,尽管受到CMOS 工艺的巨大挑战,它仍然在高速、模拟、功率等类型的电路中占有很重要的地位。

双极型集成电路工艺按其所采用的隔离类型可分为两类,一类是采用介质隔离,也即在器件之间制备P-N 结作电隔离区,一类采用自然隔离。

采用介质隔离双极型集成电路工艺制作的电路有TTL(晶体管—晶体管逻辑) 电路、ECL(射极耦合逻辑)电路、STTL (肖特基晶体管—晶体管逻辑)电路等,而I 2 采用P-N 结作介质隔离的双极工艺按照制作的晶体管结构又可进一步细分为三种类型,即标准的埋入集电极晶体管工艺(SBC ),集电极扩散隔离晶体管工艺(CDI ),三重扩散晶体管工艺(3D )。

第2章 TTL电路

第2章 TTL电路

1、抗干扰能力差
当Vi上升到0.6V时,T2先于T5导通,
Vo跟随Vc2下降,斜率为
VO R2 Vi R3
当 Vi上升到1.3V时,T2,T5均导通,
Vo迅速下降。
解决办法:期望在T2射极至地加一个结压
降,使 Vi达1.3V时,T2,T5同时导通。
2、泄漏电阻R3分流,使T5和基极驱动电流 下降,导通时间延长,速度下降。 解决办法:期望R3为可变电阻,导通过程 呈高阻,截止过程呈低阻。
3、抗干扰能力:
a: 输出高电平电压 b: 输出低电平电压
VOH 3.5V
VOL 0.3V
VIL 1.3V
VIH 1.6V
c: 最大输入低电平(关门电压) d: 最小输入高电平(开门电压)
e: 高电平噪容
f: 低电平噪容
VNMH VOH VIH 1.9V
VNML VIL VOL 1V
原理分析与四管单元同。
电压传输特性与四管单元同。
A B
特点: 将D改为T4,且加上泄放回路,对速度有利。 改进方向: 见六管单元TTL“与非”门。
§2-3 六管单元TTL静态特性

如前所分析,四管单元、五管单 元TTL“与非”门在很大程度上改善 了简易TTL“与非”门的性能,但它 们存在共同的弱点,归纳如下:

两个问题的解决都归纳到泄漏电阻R3, 以一个有源网络替代R3,于是引出了六管 单元TTL“与非”门。
一、基本电路
T1、R1构成输入与级 T2、R2构成分相级 T3、T4。T5构成输出级 R4泄漏电阻 R5限流电阻 T6,Rb,Rc 有源泄放网络。
A B
由于T6接有串连电阻,在电路导通过程,T6比T5晚 导通。又T6无泄放回路,故在电路的截止过程,T6比T5 晚截止。 这样,在T5导通过程中,T6仍截止,IE2全部用于驱 动T5。在T5截止过程中,T6仍导通,为T5管提供一条低 阻泄放通道,故速度大为改善。

电子技术基础数字部分第二章逻辑门电路经典课件

电子技术基础数字部分第二章逻辑门电路经典课件

V5
A
V1
V2
F 输出管
V3
R2
输入级
中间级 (推拉式)输出级
(中间放大且驱动互补输出)
(1)A=1时,V1管处于发射结与集电结倒置使用放大状态,V2、V3导通,V4截止,有F=0;
VCC
+2.5V
高电平箝位电路提高输出的正向抗干扰能 力;(低电平输入时正向波动导致V导通,
但只要仍有IQ的存在即VZ导通,仍可以保证 高电平输出)
加速电容
A
提高低电平输入的 正向抗干扰能力
IRC RC
VZ
IQ
Cb
F
Rb
V
R' VCC
饱和的深度提高高电平输入时的负向抗干扰能力; 但饱和深度又降低了开关速度,增加了电路损耗;
1、逻辑非:某件事物发生的条件与结果相反的逻辑关系。 2、非门:实现逻辑非运算,且单端输入单端输出的电路。
3、BJT非逻辑电路基本结构及工作原理
VCC
Rb
A
RC
V
F
电位表
VA VF V 0V 5V 止 5V 0.3V 通
4、非门符号
1
A
F
实现了非 逻辑功能
真值表
AF 01 10
5、BJT非逻辑电路改进
CMOS负载
V OH(min)/V TTL负载
CMOS负载
V OL(max)/V TTL负载
VDD/VCC/V tpd/ns PD/mW NO VNH/V VNL/V
CMOS
74HC 74HCT
0.001 -0.001 -0.02
-4
0.001 -0.001 -0.02
-4
0.02

第二章 - 双极型逻辑集成电路

第二章 - 双极型逻辑集成电路
• Ti/W——阻止Al与Si相互扩散 • Ti(10%)——改善了金属对SiO2的粘附性和抗腐蚀性。
王向展
2018年11月2日1时22分
23
集成电路原理与设计
2、STTL电路 电路构成: 凡可能工作在饱和区或 反向工作区的晶体管 (即除T4以外的所有管 子)均加SBD箝位。 • T5基极接Rb、Rc、T6组 成有源泄放网络。
王向展
2018年11月2日1时22分
12
集成电路原理与设计
二、集成npn管的无源寄生效应
图2.2 标有寄生元件的集成npn管的剖面图
王向展 2018年11月2日1时22分
13
集成电路原理与设计
三、抑制无源寄生效应的措施
图2.3 采用集电极接触孔磷穿透工艺的集成晶体管剖面图
王向展 2018年11月2日1时22分
王向展
2018年11月2日1时22分
25
集成电路原理与设计
缺点: • 电路抗干扰能力下降。 一方面,SBD使VCES1提高0.1~0.2V,门坎电平VILmax降低了 0.1~ 0.2V。 另一方面,T5加SBD后,VBC5由0.6V0.3 ~ 0.4V,则, 输 出低电平: VOL=VCE5+rcs5IC5=(VBE5-VBC5) +rcs5IC5 将提高0.2 ~ 0.3V. 由低电平噪容 VNL=VILmax-VOLmax 将有所降低。
VCS (npn)>0 VBC(pnp)>0

pnp处于放大区
pnp处于放大区
王向展
2018年11月2日1时22分
11
集成电路原理与设计
抑制寄生效应的措施: (1)在npn集电区下加设n+埋层,以增加寄生pnp管的基区宽 度,使少子在基区的复合电流增加,降低基区电流放大系数 ;同时埋层的n+扩散区形成的自建减速场也有一定的降 低的作用。 (2)可采用外延层掺金工艺,引入深能级杂质,降低少子寿 命,从而降低 。 (3)还应注意,npn管基区侧壁到P+隔离环之间也会形成横向 pnp管,必须使npn管基区外侧和隔离框保持足够距离。

4双极型集成电路74002

4双极型集成电路74002

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2019/9/15
t t
25
平均传输延迟时间tpd
导通延迟时间tPHL :输入波形上升沿的50%幅值处到 输出波形下降沿50% 幅值处所需要的时间,
截止延迟时间tPLH:从输 入波形下降沿50% 幅值
处到输出波形上升沿
50% 幅值处所需要的时
2.集电结正向饱和压降,取VBCF=0.6~0.7V。
3.晶体管饱和压降,当T1管深饱和时,因Ic几乎为零,取
VCES=0.1V,其余管子取VCES=0.3V
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1. 输入信号中至少有一个为低电平的情况
VOL=0.3V VB1 =VBE1+VOL=0.3V+0.7V =1V
VB1被嵌位在1V
间,
平均传输延迟时间tpd:
t
pdt
P
LHt 2
P
HL
通常tPLH>tPHL,tpd越小,电路的开关速度越高。
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简易TTL与非门的版图
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VCC
A B C
R1 B1
T1
VCC R2
VO
B2
T2
接触孔 集电区 基区 发射区
VSS
电阻
电源线
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一般认为,在vI<VON时,三极管处于截 止状态。
②当vI>VON=0.7V时,有iB产生,相应地有iC产生,三极管导通;
iB

vI
VON RB
iC iB
vI↑→iB↑→iC↑→iC RC ↑→ vO↓;
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集成晶体管逻辑电路发展状况
❖ 从直接耦合晶体管逻辑(DCTL)、RTL、DTL ❖ 广泛应用饱和型逻辑集成电路:TTL ❖ STTL和LSTTL以及ASTTL和ALSTTL ❖ 继承注入逻辑(I2L) ❖ 发射极耦合(ECL)电路—非饱和逻辑集成电路
➢ 以TI公司60~70年代末推出54/74系列TTL电路为例子 54 —— 军用 74 —— 民用
❖当VCE增加时,由于基区宽度减小,注入到基区中的少 数载流子的复合减少,故IB减少
共基极
❖在同样的VBE下,VCE越大,IE越大
三极管伏安特性
反向工作特性
IB=0 Cut-off
正向工作特性
三极管工作状态总结
工作状态 正向活跃状态 反向活跃状态
关闭状态 饱和状态
三极管放大电路
发射结 正偏 反偏 反偏 正偏
2.1.3 硼扩电阻器的结构与寄生 效应
工艺上,与NPN管的基区同时制作;与NPN管的发射区同时制作 磷扩散电阻器等。特点:结构简单、阻值合适
N型外延层接电路的最高电位,或接至电阻其两端电位较高的一 端
寄生效应:
欧姆接触
寄生PNP晶体管
寄生电容
P+
• C≈CALW/3
扩散电阻的阻值计算
电容CD 电极引线的延伸电极电容Cpad CS结电容
集成晶体管中的寄生电容会使管子的高频性能和开关性能变坏
PN结势垒电容Cj
包括了三结的势垒电容
减少PN结的面积 提高反向偏压也有利于减少势垒电容
扩散电容CD
反映晶体管内可动少子存储电荷与所加偏压的 关系
交流特性的重要参数
采用低电阻率的薄外延层 减少管芯面积 采用STTL或ECL电路 采用集电极掺金
( 截止区 反 正向工作区
偏 )
NPN反向工作区的情况
( VBC
反向工作区
正 偏
饱和区
) (反偏) 0
VBE (正偏)
( 截止区 反 正向工作区
偏 )
饱和区的情况
简化EM方程,得
( VBC
反向工作区
正 偏
饱和区
) (反偏) 0
VBE (正偏)
( 截止区 反 正向工作区
偏 )
IIIIC SB E还需1利10FF用前11面SR的RSFF公式1进10S行RRS推III导C SESSEe!eeVVVSBBCECVVVttt111
▪ 减小集电极电阻
▪ 形成基区减速场
(2)集成双极晶体管的无源寄生效应
实际的集成晶体管中还存在着电荷储存效应和从晶 体管有效基区到晶体管个引出端之间的欧姆体电阻。 它们对晶体管的工作产生影响,称为无源寄生效应。
寄生电阻:res、rcs、rb和寄生电容CJ、CD:
集成双极晶体管电路中的寄生电阻大于分立器件 集成双极晶体管电路中的寄生电容大于MOS器件
▪ 为了减少寄生PNP管的影响,增加有用电流的比值。 采用掺金工艺和增加掩埋工艺。
▪ 在逻辑集成电路中,NPN管经常处在饱和区或反向 运用工作状态,所以对逻辑集成电路来说,减少寄 生PNP管的影响就显得特别重要。在NPN管集电区 下设置n+阴埋层可以增大寄生PNP管的基区宽度和 杂质浓度,使寄生PNP管共基极短路电流增益大大 下降
➢ 逻辑电路和逻辑表达式 进行逻辑运算和变换的电路称为逻辑电路 门电路是基本单元(与非门)
2.1 双极型逻辑集成电路中的寄生效应
双极型n-p-n的横向扩散的集成npn晶体管
vin
vout
最高 最低
电位 电位
n+ P基区 n n+掩埋层
(1)
n+
p+
隔离区
p-衬底
p+
n+ p+
n
隔离区
n+掩埋层
2.1.1集成晶体管与分立晶体管的区别
▪ ∆VO / ∆VI =-R2/R3;输出电压随输入电压线性下降。 ▪ 关 电门压电值平Voff:输出额定高电平的0.9倍处所对应的最大输入
• ∆VO=0.1VOH;求对应的VI值。Voff=0.825伏
▪ 当输入信号为1.3伏,T5管微导通,代入∆VO / ∆VI =-R2/R3, 得到VO=2.48伏,VC2=3.88伏
B(E-P) PNP
E(N+) NPN B
C(B-N)
E
N+
P
N
C
N+
p
S(C-P)
S
端电流关系式:IE=IB+IC+IS
2.1.2理想本征集成双极型晶体管
▪ 埃伯斯-莫尔(EM)模型(1954年Ebers和Moll提
出来)
IE 1
• 电流电压关系:IIIC SB1 0FF
R
1R 1SF
基区电阻rB
从基区接触孔到有效基区之间存在相当大的串 联电阻
由于rB的存在,在大注入情况下会引起发射极 电流的集边效应,而且影响模拟电路中的高频
增益和噪声性能
rB=rB1+rB2+rB3
将相应的图扫描至此!
稳压器件 输出端
集成NPN晶体管中的寄生电容
与PN结有关的耗尽层势垒电容Cj 与可动载流子在中性区的存储电荷有关的扩散
(1)集成双极晶体管的有源寄生效应
▪ 简化EM模型:
• PN结正偏工作时,VF>0,(eVF/Vt-1)≈eVF/Vt
• PN界反偏时,VR<0,(eVR/Vt-1)≈-1
• 在电流叠加时只计算eVF/Vt项,可以忽略反偏电流,当全部
结都反偏时,只考虑ISS项
• VSC总是小于零,所以ISS(eVSC/Vt-1) ≈- ISS ≈0
SF
1 10SR RSIIIC SESSEeeeV V VSB BCE C V V Vttt 111
• αF、αR分别是NPN管正、反向运用时的共基极短路电流 增益
• αSF、αSR分别是PNP管正、反向运用时的共基极短路电流 增益
• V电t=荷K量T/q(等效热电压)波尔兹曼常数、绝对温度、电子
特点:
输入级采用多发射极晶体管, 降低了电路的平均传输延迟时 间 输出级采用图腾柱结构,降低 了电路的功耗 反向钳位二极管,避免负向过 冲信号,起到输入保护作用 此电路的优值:tpdPD=100pJ
n+
n+
n+
p+
P基区
隔离区
n
n
n+掩埋层
标准SN54/74pT-衬TL底电路
p+
p+
隔离区
标准SN54/74TTL电路
IE 1
I
B
1
αF
I
C
IS
αF 0
αR 1 αR ( 1 α SF α SF
IF
)
I
R
0
IE IF αRIR
I B 1 α F I F 1 α R I R I C α F I F 1 α SF I R
I S α SF I R
接着上面公式推导
四管单元TTL与非门电路分析
截止区
▪ 见14页图2-9:典型的TTL 电路
▪ 采用多发射极晶体管
• 有共同的发射结结电压 • 可反抽T2管基区中的过剩少
子,提高了工作速度
▪ 输出级采用图腾柱结构, 使电路的功耗下降
输入 倒相 输出
▪ 输入信号有一端为逻辑 “0”,即VIL=0.3~0.6伏
• T1管导通
▪ 其基极电压:1伏; IB=4/4k=1毫安≈IC,进入深 饱和区
• T2管截至(关态)
▪ 其基区电压:0.4伏;集电极 电压:5伏
• T5管截至(高电平输出)
• T3、D4导通
▪ VO=VC2-VBE3-VDF=51.4=3.6伏,输出为逻辑“1”
续(线性区)
▪ 输入信号一端输入电压:0.6~1.3伏,首先讨论0.6伏
《半导体集成电路》中10页图2-2
发射极串联电阻res
发射极串联电阻由发射极金属和硅的接触电阻 与发射区的体电阻
res= re,m + re,b re,m = RC/SE
RC:硅与发射极金属的欧姆接触系数(可查表) SE:发射极接触孔的面积
在小电流的情况下,通常可以忽略
集电极串联电阻
集电结 反偏 正偏 反偏 正偏
工作区 正向工作区 反向工作区
截止区 饱和区
这是逻辑电路设计中常用的工作状态
( VBC
反向工作区
正 偏
饱和区

VBE
(反偏) 0 (正偏)
( 截止区 反 正向工作区
偏 )
晶体管处于放大区的三个必要条件
❖ 发射结正偏,结电阻很小,即输入电阻很小 ❖ 集电结反偏,结电阻很大,即输出电阻很大 ❖ 有一定的放大倍数(1~3),βF=IC/IB

▪ 转折区
• 输入信号:1.3~1.4伏
▪ T2、T5管导通,饱和区工作状态 ▪ ∆VI= ∆VB2;VB2≈VEB2+IE2(R3//rBE5)
• T1管导通,深饱和状态 • T2管导通
▪ 基区电压:0.7伏;VB2=VI+VCES1 ▪ 输入信号提高∆VI :∆VI= ∆VB2;VB2=VEB2+IE2R3;∆VB2= ∆IE2R3 得到,∆VI= ∆IE2R3
• VO=VC2-1.4;VC2=VCC-R2(IC2+IB3); 得, ∆VO= ∆VC2=- ∆IC2R2
▪ 得到结论:
• 减小αSF: • 增大VBE-VBC:
▪ 采用肖特基二极管(SBD)对BC结进行箝位,使 VBC下降为0.5伏左右
▪ 对于反向工作区和饱和区缺陷工艺上采用掩埋和掺 金方法解决
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