第二章双极型逻辑集成电路

2.2 TTL逻辑电路
▪ 采用改进电路的形式和工艺的过程来实现提 高速度、降低功耗（或降低电路的优值，即 延时功耗积）和增加抗噪性
▪ 逻辑电路和逻辑表达式
• 进行逻辑运算和变换的电路 • 门电路是其基本单元（与非门、或非门）
2.2.1 一般的TTL与非门
双极型n-p-n的横向扩散的集成npn晶体管
第二章 双极型逻辑集成电路
电流控制源
学习要求
❖ 掌握集成晶体管和分立式晶体管的区别？ ❖ 集成晶体管中的寄生效应 ❖ 隔离工艺 ❖ 晶体管-晶体管逻辑（TTL）电路 ❖ 发射极耦合逻辑（ECL）电路 ❖ 思考题
复习
❖ 二极管的工作特性
PN结的形成 正向偏置的PN结 反向特性 PN结的特性
双极型晶体管
《半导体集成电路》中10页图2-2
发射极串联电阻res
发射极串联电阻由发射极金属和硅的接触电阻 与发射区的体电阻
res= re,m + re,b re,m = RC/SE
RC：硅与发射极金属的欧姆接触系数（可查表） SE：发射极接触孔的面积
在小电流的情况下，通常可以忽略
集电极串联电阻
特点：
输入级采用多发射极晶体管， 降低了电路的平均传输延迟时 间 输出级采用图腾柱结构，降低 了电路的功耗 反向钳位二极管，避免负向过 冲信号，起到输入保护作用 此电路的优值：tpdPD=100pJ
n+
n+
n+
p+
P基区
隔离区
n
n
n+掩埋层
标准SN54/74pT-衬TL底电路
p+
p+
隔离区
标准SN54/74TTL电路
➢ 逻辑电路和逻辑表达式 进行逻辑运算和变换的电路称为逻辑电路 门电路是基本单元（与非门）
2.1 双极型逻辑集成电路中的寄生效应
双极型n-p-n的横向扩散的集成npn晶体管
vin
vout
最高 最低
电位 电位
n+ P基区 n n+掩埋层
（1）
n+
p+
隔离区
p-衬底
p+
n+ p+
n
隔离区
n+掩埋层
2.1.1集成晶体管与分立晶体管的区别
IE 1
I源自文库
B
1
αF
I
C
IS
αF 0
αR 1 αR ( 1 α SF α SF
IF
)
I
R
0
IE IF αRIR
I B 1 α F I F 1 α R I R I C α F I F 1 α SF I R
I S α SF I R
接着上面公式推导
B(E-P) PNP
E(N+) NPN B
C(B-N)
E
N+
P
N
C
N+
p
S(C-P)
S
端电流关系式：IE=IB+IC+IS
2.1.2理想本征集成双极型晶体管
▪ 埃伯斯-莫尔（EM）模型（1954年Ebers和Moll提
出来）
IE 1
• 电流电压关系：IIIC SB1 0FF
R
1R 1SF
▪ 减小集电极电阻
▪ 形成基区减速场
（2）集成双极晶体管的无源寄生效应
实际的集成晶体管中还存在着电荷储存效应和从晶 体管有效基区到晶体管个引出端之间的欧姆体电阻。 它们对晶体管的工作产生影响，称为无源寄生效应。
寄生电阻：res、rcs、rb和寄生电容CJ、CD：
集成双极晶体管电路中的寄生电阻大于分立器件 集成双极晶体管电路中的寄生电容大于MOS器件
基区电阻rB
从基区接触孔到有效基区之间存在相当大的串 联电阻
由于rB的存在，在大注入情况下会引起发射极 电流的集边效应，而且影响模拟电路中的高频
增益和噪声性能
rB=rB1+rB2+rB3
将相应的图扫描至此！
稳压器件 输出端
集成NPN晶体管中的寄生电容
与PN结有关的耗尽层势垒电容Cj 与可动载流子在中性区的存储电荷有关的扩散
❖当VCE增加时，由于基区宽度减小，注入到基区中的少 数载流子的复合减少，故IB减少
共基极
❖在同样的VBE下，VCE越大，IE越大
三极管伏安特性
反向工作特性
IB=0 Cut-off
正向工作特性
三极管工作状态总结
工作状态 正向活跃状态 反向活跃状态
关闭状态 饱和状态
三极管放大电路
发射结 正偏 反偏 反偏 正偏
▪ 其基极电压：1伏； IB=4/4k=1毫安≈IC，进入深 饱和区
• T2管截至（关态）
▪ 其基区电压：0.4伏；集电极 电压：5伏
• T5管截至（高电平输出）
• T3、D4导通
▪ VO=VC2-VBE3-VDF=51.4=3.6伏，输出为逻辑“1”
续（线性区）
▪ 输入信号一端输入电压：0.6~1.3伏，首先讨论0.6伏
电容CD 电极引线的延伸电极电容Cpad CS结电容
集成晶体管中的寄生电容会使管子的高频性能和开关性能变坏
PN结势垒电容Cj
包括了三结的势垒电容
减少PN结的面积 提高反向偏压也有利于减少势垒电容
扩散电容CD
反映晶体管内可动少子存储电荷与所加偏压的 关系
交流特性的重要参数
采用低电阻率的薄外延层 减少管芯面积 采用STTL或ECL电路 采用集电极掺金
SF
1 10SR RSIIIC SESSEeeeV V VSB BCE C V V Vttt 111
• αF、αR分别是NPN管正、反向运用时的共基极短路电流 增益
• αSF、αSR分别是PNP管正、反向运用时的共基极短路电流 增益
• V电t=荷K量T/q（等效热电压）波尔兹曼常数、绝对温度、电子
▪ ∆VO / ∆VI =-R2/R3；输出电压随输入电压线性下降。 ▪ 关 电门压电值平Voff：输出额定高电平的0.9倍处所对应的最大输入
• ∆VO=0.1VOH；求对应的VI值。Voff=0.825伏
▪ 当输入信号为1.3伏，T5管微导通，代入∆VO / ∆VI =-R2/R3， 得到VO=2.48伏，VC2=3.88伏
集电结 反偏 正偏 反偏 正偏
工作区 正向工作区 反向工作区
截止区 饱和区
这是逻辑电路设计中常用的工作状态
（ VBC
反向工作区
正 偏
饱和区
）
VBE
（反偏） 0 （正偏）
（ 截止区 反 正向工作区
偏 ）
晶体管处于放大区的三个必要条件
❖ 发射结正偏，结电阻很小，即输入电阻很小 ❖ 集电结反偏，结电阻很大，即输出电阻很大 ❖ 有一定的放大倍数（1~3），βF=IC/IB
2.1.3 硼扩电阻器的结构与寄生 效应
工艺上，与NPN管的基区同时制作；与NPN管的发射区同时制作 磷扩散电阻器等。特点：结构简单、阻值合适
N型外延层接电路的最高电位，或接至电阻其两端电位较高的一 端
寄生效应：
欧姆接触
寄生PNP晶体管
寄生电容
P+
• C≈CALW/3
扩散电阻的阻值计算
四管单元TTL与非门电路分析
截止区
▪ 见14页图2-9：典型的TTL 电路
▪ 采用多发射极晶体管
• 有共同的发射结结电压 • 可反抽T2管基区中的过剩少
子，提高了工作速度
▪ 输出级采用图腾柱结构， 使电路的功耗下降
输入 倒相 输出
▪ 输入信号有一端为逻辑 “0”，即VIL=0.3~0.6伏
• T1管导通
▪ 得到结论：
• 减小αSF： • 增大VBE-VBC：
▪ 采用肖特基二极管（SBD）对BC结进行箝位，使 VBC下降为0.5伏左右
▪ 对于反向工作区和饱和区缺陷工艺上采用掩埋和掺 金方法解决
✓ 寄生PNP管蜕化为反偏的由隔离结形成的衬底二极管。 反偏二极管存在着势垒电容
N+掩埋层（2000浙江大学考研题）
减小rCS的方法
在工艺设计上，采用加埋层的方法以减小rC2 减小外延层的电阻率，降低外延层的高度 采用深N+集电极接触扩散以减小rC3，工艺上增加
一块掩模版 设计中采用BEC排列来减小集电极接触孔到发射
极接触孔的距离，以减小rC2 采用增加集电极面积来减小rC2，但芯片面积增加，
寄生电容增大
• 抗饱和型逻辑集成电路
▪ 肖特基二极管钳位TTL（STTL） ▪ 发射极功能逻辑（EFL）
• 非饱和型逻辑集成电路
▪ 电流型逻辑（CML）即发射极耦合逻辑（ECL） ▪ 互补晶体管逻辑（CTL） ▪ 非阈值逻辑（NTL） ▪ 多元逻辑（DYL）
缺点
▪ 工作速度慢 ▪ 负载能力和抗干扰能力差 ▪ 噪声容限 ▪ 延迟功耗积 ▪ ECL双极型中速度最快的逻辑电路
集成晶体管逻辑电路发展状况
❖ 从直接耦合晶体管逻辑（DCTL）、RTL、DTL ❖ 广泛应用饱和型逻辑集成电路：TTL ❖ STTL和LSTTL以及ASTTL和ALSTTL ❖ 继承注入逻辑（I2L） ❖ 发射极耦合（ECL）电路—非饱和逻辑集成电路
➢ 以TI公司60~70年代末推出54/74系列TTL电路为例子 54 —— 军用 74 —— 民用
▪ 下面利用以上的简化模型分析集成NPN管的工作状
况
IE 1
IIIC SB1 0FF
R
1R 1SF
SF
110SR RSIIIC SESSEeeeV V VSB BCE CV V Vttt 111
NPN正向工作区和截止区的情况
（ VBC
反向工作区
正 偏
饱和区
） （反偏） 0
VBE （正偏）
▪ T1：多发射级晶体管 ▪ 约定：
• 输入低电平“0”：0.3伏；输入高 电平“1”：3.6伏
• 晶体管导通，VBE=0.7~0.8伏；集 电结正向压降，取0.6~0.7伏
• 饱和状态时，VCES=0.3伏；深饱和 状态下，0.1伏（IC=0）
▪ 通过分析基区和发射区之间的 电压变化，推出晶体管的工作 状态。
分为三个区
双极型晶体管剖面图、结构和逻辑符号
双极型晶体管以电子和空穴为载流子（bipoly，双极型），而且由载流子中的少 数载流子决定器件的性能。以控制电流来达到放大、开关特性的电流控制器件
载流子输运过程示意图
图中，蓝色表示电子流，白色表示空穴流
晶体管的输入特性
❖ 与 p-n 结的正向特性相似
共发射极
• T1管导通，深饱和状态 • T2管导通
▪ 基区电压：0.7伏；VB2=VI+VCES1 ▪ 输入信号提高∆VI ：∆VI= ∆VB2；VB2=VEB2+IE2R3；∆VB2= ∆IE2R3 得到，∆VI= ∆IE2R3
• VO=VC2-1.4；VC2=VCC-R2(IC2+IB3)； 得， ∆VO= ∆VC2=- ∆IC2R2
rCS=rC1+rC2+rC3 rCS是一个被隔离区势垒电容旁路的分布电阻 在大信号工作情况下发生发射极电流的集边效应，使
电流不是均匀地流过集电结，即rCS与IC有关 由于VBC变化所引起的耗尽层宽度的变化，也会使rCS
发生变化 比分立器件的集电极串联电阻大得多 此电阻对逻辑IC的输出低电平有较大的影响
（ 截止区 反 正向工作区
偏 ）
NPN反向工作区的情况
（ VBC
反向工作区
正 偏
饱和区
） （反偏） 0
VBE （正偏）
（ 截止区 反 正向工作区
偏 ）
饱和区的情况
简化EM方程，得
（ VBC
反向工作区
正 偏
饱和区
） （反偏） 0
VBE （正偏）
（ 截止区 反 正向工作区
偏 ）
IIIIC SB E还需1利10FF用前11面SR的RSFF公式1进10S行RRS推III导C SESSEe！eeVVVSBBCECVVVttt111
（1）集成双极晶体管的有源寄生效应
▪ 简化EM模型：
• PN结正偏工作时，VF>0，（eVF/Vt-1）≈eVF/Vt
• PN界反偏时，VR<0，（eVR/Vt-1）≈-1
• 在电流叠加时只计算eVF/Vt项，可以忽略反偏电流，当全部
结都反偏时，只考虑ISS项
• VSC总是小于零，所以ISS（eVSC/Vt-1） ≈- ISS ≈0
续
▪ 转折区
• 输入信号：1.3~1.4伏
▪ T2、T5管导通，饱和区工作状态 ▪ ∆VI= ∆VB2；VB2≈VEB2+IE2(R3//rBE5)
R=R□L/W 频率特性（2-3 式）
p
N外延
N+
P-Si
N+ P+
频率特性与尺寸的平方成反比（τ=CR 反比 L2或W2）
提高加工精度
逻辑电路设计
▪ 最基本单元
• 门电路（与非门、或非门）
▪ 按电路的工作特点分类
• 饱和型逻辑集成电路
▪ 电阻耦合——RTL ▪ 二极管耦合——DTL、HTL ▪ 晶体管耦合——TTL ▪ 合并晶体管—— I2L
▪ 为了减少寄生PNP管的影响，增加有用电流的比值。 采用掺金工艺和增加掩埋工艺。
▪ 在逻辑集成电路中，NPN管经常处在饱和区或反向 运用工作状态，所以对逻辑集成电路来说，减少寄 生PNP管的影响就显得特别重要。在NPN管集电区 下设置n+阴埋层可以增大寄生PNP管的基区宽度和 杂质浓度，使寄生PNP管共基极短路电流增益大大 下降