中衡7段数码显示译码器【设计明细】

附表1：

广州大学学生实验报告

开课学院及实验室：物理与电子工程学院-电子楼317室2016年 4 月28 日

学院物电年级、专

业、班

姓名学号

实验课程名称技术实验成绩

实验项目名称7段数码显示译码器设计指导教师

一、实验目的：

学习7段数码显示译码器设计；学习的多层次设计方法。

二、实验内容：

1、实验原理:

7段数码是纯组合电路，通常的小规模专用，如74或4000系列的器件只能作十进制码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在中来实现。

2、实验步骤：

表4-1 7段译码器真值表图4-1 共阴数码管及其电路

（1）首先按7段译码器真值表，完成7段码译码器的设计。作为7段码译码器，输出信号7S的7位分别接如图4-1数码管的7个段，高位在左，低位在右。例如当7S输出为“”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。

（2）设计该译码器，在上对其进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。引脚锁定及硬件测试。建议选实验电路模式6，用数码8显示译码输出，键8/7/6/5四位控制输入，硬件验证译码器的工作性能。

图4-2 7段译码器仿真波形

（3）将设计加入4位二进制计数器，经上面设计的16进制7段译码器显示。

4'b0010 : 7S <= 7'B1011011;

4'b0011 : 7S <= 7'B1001111;

4'b0100 : 7S <= 7'B1100110;

4'b0101 : 7S <= 7'B1101101;

4'b0110 : 7S <= 7'B1111101;

4'b0111 : 7S <= 7'B0000111;

4'b1000 : 7S <= 7'B1111111;

4'b1001 : 7S <= 7'B1101111;

4'b1010 : 7S <= 7'B1110111;

4'b1011 : 7S <= 7'B1111100;

4'b1100 : 7S <= 7'B0111001;

4'b1110 : 7S <= 7'B1111001;

4'b1111 : 7S <= 7'B1110001;

: 7S <= 7'B0111111;

四、仿真结果：

7段数码显示译码器仿真测试结果A为输入的数，7S输出对应的译码结果（与7段译码器真值表一致）

计数器仿真测试结果

含异步清零和同步时钟使能的加法计数器，为上升沿时，计数（1）；为低电平时保持当前数值（1）；为高电平且为上升沿时触发计数（1）。为低电平且为上升沿时，置为值（1）。为低电平时，置为0，与是否为上升沿无关。值计满15时置1，为其他值时为0。

组合电路（计数器+译码器）仿真测试结果

计数器和译码器连接的电路，的译码输出和真值表相符合。为低电平且为上升沿时保持，为高电平且为上升沿时显示的数字加一。为低电平且为上升沿时，显示的数值。为低电平时，显示数字0，与上升沿时间无关。显示到数字15时为1，显示其他数值时，为0。

五、引脚锁定：

六、硬件测试结果：

模式6：

（键8控制）为低电平，保持显示数字3 计数满15（显示为F）8（）亮（键7控制）为低电平，清零

七、实验心得:

通过本次实验，对有了进一步的学习和认识，对也有了深入了解。学会了7段数码显示译码器的硬件设计，学习了的语句应用及多层次设计方法。实验中，要对每一个功能模块做时序仿真，检验是否符合设计需求，最后综合起来做仿真测试，确认无误后再下载到目标机上进行硬件测试。

做实验时要耐心、认真，遇到问题争取自己解决，这样才能锻炼自己，提升自己。

项目名称”栏以上部分统一。