中衡7段数码显示译码器【设计明细】
7段数码显示译码器设计
7段数码显示译码器设计
设计一个7段数码显示译码器，主要功能是将4位二进制编码转换为用7段LED显示的十进制数。
具体设计过程如下：
1.确定电路的输入和输出：输入为4位二进制编码，输出为7段LED 显示的十进制数。
2.确定译码器类型：由于需要将二进制编码转换为十进制数，可以选用BCD-7段译码器或者十进制译码器作为基本器件。
3.确定电路原理图：根据所选的译码器类型，画出电路原理图。
在原理图中，需要连接一个4位二进制编码器到译码器的输入端，同时将译码器的输出连接到7段LED显示器的相应段。
4.电路连接和布线：将译码器和7段LED显示器连接到电源和接地线上，并将4位二进制编码器的输出连接到译码器的输入端。
5.电源和接地线：将电源和接地线正确连接到电路中，确保电路能够正确工作。
6.电路调试和测试：通过输入不同的4位二进制编码来测试电路的译码功能，确保译码器能够正确地将二进制编码转换为十进制数，并且在7段LED显示器上显示。
7.电路性能优化和改进：根据测试结果，对电路进行进一步的优化和改进。
可以考虑是否需要增加输入的保护电路，或者改进电源和接地线的布线方式来提高电路的性能。
总结：
以上是设计一个7段数码显示译码器的基本步骤，通过选择合适的译码器类型，正确连接电路和调试测试，可以实现4位二进制编码到十进制数的转换，并在7段LED显示器上显示。
在设计过程中，需要注意电路连接的正确性和稳定性，以及对电路的性能进行优化和改进。
七段数码显示译码器设计
七段数码显示译码器设计本页仅作为文档页封面，使用时可以删除This document is for reference only-rar21year.March七段数码显示译码器设计一、实验目的：学习7段数码显示译码器设计，学习VHDL的多层次设计方法。
二、实验原理：七段数码管由8个（a,b,c,d,e,f,g,dp）按照一定位置排列的发光二极管构成，通常采取共阴极或者共阳极的设计，将8个二极管的同一极接在一起，通过分别控制另外的8个电极的电平，使二极管导通（发光）或截止（不发光）。
七段数码显示译码器的功能就是根据需要显示的字符，输出能够控制七段数码管显示出该字符的编码。
三、实验内容：1）用VHDL设计7段数码管显示译码电路，并在VHDL描述的测试平台下对译码器进行功能仿真，给出仿真的波形。
---------------------------------------------------------------------程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SMG ISPORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE ONE OF SMG IS BEGINPROCESS(A)BEGINCASE A ISWHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0101"=>LED7S<="1101101"; WHEN"0110"=>LED7S<="1111101"; WHEN"0111"=>LED7S<="0000111"; WHEN"1000"=>LED7S<="1111111"; WHEN"1001"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110"; WHEN"1110"=>LED7S<="1111001"; WHEN"1111"=>LED7S<="1110001"; WHEN OTHERS=>NULL;END CASE;仿真波形：2）数码管显示电路设计利用以上设计的译码器模块，设计一个8位的显示电路。
实验五-7段数码显示译码器设计
实验五7段数码显示译码器设计实验报告一、实验要求1、GW48实验箱2、写出7段数码显示译码器程序3、总结实验步骤和实验结果二、实验内容1、说明例中各语句的含义，以及该例的整体功能。
在max+plus2或quartus2上对以下该例进行编辑、编译、综合、适配仿真，给出其所有信号的时序仿真波形。
module zdw(in,out);output [6:0]out;input [3:0]in;reg[6:0]out;always@(in)begincase(in)4'd0: out=7'b1111110;4'd1: out=7'b0110000;4'd2: out=7'b1101101;4'd3: out=7'b1111001;4'd4: out=7'b0110011;4'd5: out=7'b1011011;4'd6: out=7'b1011111;4'd7: out=7'b1110000;4'd8: out=7'b1111111;4'd9: out=7'b1111011;4'd10: out=7'b1110111;4'd11: out=7'b0011111;4'd12: out=7'b1001110;4'd13: out=7'b0111101;4'd14: out=7'b1001111;4'd15: out=7'b1000111;default: out=7'bx;endcaseendendmodule2、引脚锁定以及硬件下载测试。
建议选实验电路模式6，用数码8显示译码输出（PIO46—PIO40）。
键8，键7，键6，键5四位控制输入，硬件验证译码器的工作性能。
基于fpga的七段数码显示译码器的设计
基于fpga的七段数码显示译码器的设计实验名称:七段数码显示译码器的设计1. 实验目的:了解七段数码显示译码器的原理学习VHDL的CASE语句应用及多层次设计方法。
熟悉Quartus II的使用，熟练掌握程序的编译，波形的仿真及下载的过程。
2实验内容:编写七段数码显示译码器的程序，并编译，下载到试验箱中查看结果。
3. 实验方案(程序设计说明)七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用译码程序在FPGA中来实现。
四个输入，七个输出。
4. 实验步骤或程序(经调试后正确的源程序)见附件A5(程序运行结果6(出现的问题及解决方法对于下载模式的选择掌握不牢固。
实验步骤或程序:程序:entity decl 7 isport(A:in bit_vector(3 downto 0); led7s:out bit_vector(6 DOWNTO 0) );end ;architecture one of decl 7 is begin process(A)begincase A iswhen"0000"=>Y<="0111111"; when"0001"=>Y<="0000110"; when"0010"=>Y<="1011011"; when"0011"=>Y<="1001111"; when"0100"=>Y<="1100110"; when"0101"=>Y<="1101101"; when"0110"=>Y<="1111101"; when"0111"=>Y<="0000111"; when"1000"=>Y<="1111111"; when"1001"=>Y<="1101111"; when"1010"=>Y<="1110111"; when"1011"=>Y<="1111100"; when"1100"=>Y<="0111001"; when"1101"=>Y<="1011110"; when"1110"=>Y<="1111001"; when"1111"=>Y<="1110001";when others=>null;end case;end process;end ;管脚设置:文案编辑词条B 添加义项 ?文案，原指放书的桌子，后来指在桌子上写字的人。
十六进制7段数码显示译码器设计实验报告
实验名称：十六进制7段数码显示译码器设计实验目的：1．设计七段显示译码器2．学习Verilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具的使用方法；工作原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。
例如6-18作为7段译码器，输出信号LED7S 的7位分别接图6-17数码管的7个段，高位在左，低位在右。
例如当LED7S输出为“1101101”时，数码管的7个段g,f,e,d,c,b,a分别接1,1,0,1,1,0,1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例6-18中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为…(7 DOWNTO 0)。
实验内容1：将设计好的VHDL译码器程序在Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
实验步骤：步骤1：新建一个文件夹击打开vhdl文件；步骤2:编写源程序并保存步骤3：新建一个工程及进行工程设置步骤4：调试程序至无误；步骤5：接着新建一个VECTOR WAVEFOM文件及展出仿真波形设置步骤6：输入数据并输出结果（时序仿真图）步骤7：设置好这个模式步骤8：生成RTL原理图步骤9：引脚锁定及源代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT(A :IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END;ARCHITECTURE one OF DECL7S ISBEGINPROCESS(A)BEGINCASE A ISWHEN"0000"=> LED7S<="0111111";WHEN"0001"=> LED7S<="0000110";WHEN"0010"=> LED7S<="1011011";WHEN"0011"=> LED7S<="1001111";WHEN"0100"=> LED7S<="1100110";WHEN"0101"=> LED7S<="1101101";WHEN"0110"=> LED7S<="1111101";WHEN"0111"=> LED7S<="0000111";WHEN"1000"=> LED7S<="1111111";WHEN"1001"=> LED7S<="1101111";WHEN"1010"=> LED7S<="1110111";WHEN"1011"=> LED7S<="1111100";WHEN"1100"=> LED7S<="0111001";WHEN"1101"=> LED7S<="1011110";WHEN"1110"=> LED7S<="1111001";WHEN"1111"=> LED7S<="1110001";WHEN OTHERS =>NULL;END CASE;END PROCESS;END;实验内容二：1、硬件测试。
7段数码显示译码器设计
7段数码显示译码器设计数码显示译码器是一种可以将二进制代码转换为数码形式输出的电子装置。
它是数字电路中常见且重要的组成部分，用于将二进制数据转换为人们可以直接阅读和理解的数码显示。
本文将介绍一个基于74LS47芯片的7段数码显示译码器的设计。
一、设计目标设计一个能够接受4位二进制代码输入，并将其转换为对应的七段数码形式输出的译码器电路。
二、74LS47芯片介绍74LS47是一种四位BCD-7段数码译码器/驱动器芯片，它能够将4位BCD代码转换为对应的七段数码输出。
该芯片具有以下特点：1.输入：4位BCD代码（A，B，C和D）2.输出：共阳极（共阳）显示器的七个引脚（a，b，c，d，e，f和g）3.功能：将BCD代码转换为七段数码形式输出，用于显示三、电路设计1.将74LS47芯片的引脚连接至7段数码显示器的a，b，c，d，e，f和g引脚。
这些引脚负责控制七段数码的每个段。
2.A，B，C和D引脚接收4位二进制代码输入。
3. 第一个74LS47芯片的Vcc引脚连接到正电源，GND引脚连接到地。
4. 还需将每个74LS47芯片的GA和GB引脚连接在一起，形成一个输入信号的链。
GA和GB引脚连接到Vcc电源端。
5.在接有显示器的七段段引脚（a，b，c，d，e，f，g）和段选择（a-g`）之间插入电阻。
这些电阻可用于限流，避免过高电流对显示器和芯片造成损坏。
6.确保芯片和显示器之间的信号传输有效，没有短路或脱离接地。
四、工作原理1.输入：通过A、B、C和D四个引脚接收4位BCD代码，一共有16个可能的输入组合。
2.输出：将四位BCD代码转换为相应的七段数码输出，用于显示。
例如，输入“0000”将转换为“0”的数码形式。
3.七段显示器共阳极（共阳）：对于共阳极的显示器，七个段引脚（a，b，c，d，e，f和g）的高电平将被激活，且通过公共引脚控制显示的数码部分。
4.区分位和段：每个数码位由七个段组成，通过该段的点亮和熄灭来表示所需显示的数字。
(完整word版)7段数码显示译码器设计
广州大学学生实验报告实验室： 电子信息楼 317EDA 2017 年10 月 16 日一 实验目的a) 学习7段数码显示译码器设计；学习VHDL 的多层次设计方法二 实验原理a) 如图是共阴极数码管。
b) 七段数码管是纯组合电路，通常小规模专用IC ，如74或4000系列的器件只能做十进制BCD 译码。
然而.数字系统中的数据都是2vhdl 译码程序在FPGA 中来实现，4位码为A[3:0]，输出控制77位数据为LED7S[6:0]。
输出信号LED7S 的7位7个端，高位在左，低位在右。
例如当LED7S ”时，数码管的7个段g,f,e,d,c,b,a 分别接1，5,如果要考虑小dp ，这里不考虑小数点。
三实验设备a)FPGA实验箱，Cyclone III EP3C40Q24C08四实验内容和结果a)10进制译码器VHDL代码设计根据实验原理，输入7段数码管译码程序，如图所示：b)波形仿真显然，仿真结果和共阴数码管真值表结果相同，说明设计是正确的，能实现正常10进制译码c)引脚锁定和硬件验证如图所示：实验电路模式6，用数码8显示译码输出（PIO46-PIO40），键8/7/6/5四位控制输入硬件验证的结果也和仿真的结果一致，通过按键控制4位输入控制10进制数字，从数码管读出译码值。
发现电路是可行的，说明设计没有错误。
d)16进制译码器VHDL设计i.根据实验原理，输入7段数码管译码程序，如图所示，红色方框为添加了的程序代码，将10进制延伸到16进制，新增加了6个数据点。
ii.波形仿真，可以看到，输出可以对16个数据进行译码输出，遂可以知道该VHDL程序能实现16进制的译码，译码输出可以接数码管。
iii.引脚锁定和硬件仿真实验电路模式6，用数码8显示译码输出（PIO46-PIO40），键8/7/6/5四位控制输入硬件验证的结果也和仿真的结果一致，通过按键控制4位输入控制16进制数字，从数码管读出译码值。
十六进制7段数码显示译码器设计实验报告
实验名称：十六进制7段数码显示译码器设计实验目的：1．设计七段显示译码器2．学习Verilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具的使用方法；工作原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。
例如6-18作为7段译码器，输出信号LED7S 的7位分别接图6-17数码管的7个段，高位在左，低位在右。
例如当LED7S输出为“1101101”时，数码管的7个段g,f,e,d,c,b,a分别接1,1,0,1,1,0,1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例6-18中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为…(7 DOWNTO 0)。
实验内容1：将设计好的VHDL译码器程序在Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
实验步骤：步骤1：新建一个文件夹击打开vhdl文件；步骤2:编写源程序并保存步骤3：新建一个工程及进行工程设置步骤4：调试程序至无误；步骤5：接着新建一个VECTOR WAVEFOM文件及展出仿真波形设置步骤6：输入数据并输出结果（时序仿真图）步骤7：设置好这个模式步骤8：生成RTL原理图步骤9：引脚锁定及源代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT(A :IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END;ARCHITECTURE one OF DECL7S ISBEGINPROCESS(A)BEGINCASE A ISWHEN"0000"=> LED7S<="0111111";WHEN"0001"=> LED7S<="0000110";WHEN"0010"=> LED7S<="1011011";WHEN"0011"=> LED7S<="1001111";WHEN"0100"=> LED7S<="1100110";WHEN"0101"=> LED7S<="1101101";WHEN"0110"=> LED7S<="1111101";WHEN"0111"=> LED7S<="0000111";WHEN"1000"=> LED7S<="1111111";WHEN"1001"=> LED7S<="1101111";WHEN"1010"=> LED7S<="1110111";WHEN"1011"=> LED7S<="1111100";WHEN"1100"=> LED7S<="0111001";WHEN"1101"=> LED7S<="1011110";WHEN"1110"=> LED7S<="1111001";WHEN"1111"=> LED7S<="1110001";WHEN OTHERS =>NULL;END CASE;END PROCESS;END;实验内容二：1、硬件测试。
FPGA与数字系统设计-实验六7段数码显示译码器设计
7段数码显示译码器设计1、实验目的熟悉ISE系列软件的设计流程和基本工具使用，学习7段数码显示译码器设计，学习VHDL的CASE语句应用。
2、实验内容7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中实现。
本实验中，7段译码器的数码管采用共阴数码管，而且不考虑小数点的发光管。
其输出信号LED7S的7位分别接数码管的7个段，高电平有效。
例如，当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
3、实验器材Spartan 3E开发板。
4、实验说明实验中所需要的源文件在本报告附录中。
5、实验步骤步骤1：创建ISE工程（1）启动桌面上的ISE9.1图标，在Project Navigator中选择File→New Project。
（2）在弹出的对话框（见图1）中，设置工程名为ymq7s，工程存放路径为E:\work\，顶层模块类型选择HDL，并单击Next按钮。
图1 ISE工程属性对话框（3）出现图2所示对话框，目标器件选择spartan3E,具体设计如下图。
图2 ISE工程属性对话框（4）一直点击Next，直到出现图3（即是刚才所设定的），最后点击Finish。
图3 工程设计总表出现图4，这就是所建立的工程，现在我们需要在里面完成我们的设计。
图4 ISE工程属性对话框步骤2：创建新的VHDL设计文件（1）在ISE用户界面中，选择Project→New Source。
（2）在弹出的对话框（见图5）中，选择VHDL Module作为源程序类型，设置文件名为ymq7s，并单击“下一步”按钮。
图5 VHDL的New Source Wizard（3）点击Next，直到出现图6，直到Finish。
七段显示译码器电路设计
七段显示译码器电路设计七段显示译码器是一种重要的数字电路，用于将二进制码转换为七段显示器上的对应数字或字母。
它通常由四个输入引脚和七个输出引脚组成，其中四个输入引脚表示二进制数的四位码，而七个输出引脚控制七段显示器中的各个段是否点亮。
下面是一个简单的七段显示译码器电路设计，它能够将四位二进制码转换为七段显示器所需的控制信号。
首先，我们需要定义一个真值表来描述七段显示器的每个数字或字母的显示信号。
下面是一个常用的真值表示例：输入编号，a，b，c，d，e，f，g--------，-，-，-，-，-，-，-0，1，1，1，1，1，1，01，0，1，1，0，0，0，02，1，1，0，1，1，0，13，1，1，1，1，0，0，14，0，1，1，0，0，1，15，1，0，1，1，0，1，16，1，0，1，1，1，1，17，1，1，1，0，0，0，08，1，1，1，1，1，1，19，1，1，1，1，0，1，1A，1，1，1，0，1，1，1B，0，0，1，1，1，1，1C，1，0，0，1，1，1，0D，0，1，1，1，1，0，1E，1，0，0，1，1，1，1F，1，0，0，0，1，1，1接下来，我们可以根据这个真值表来设计七段显示译码器的逻辑电路。
一个常见的方法是使用四个二-四译码器和一些逻辑门。
每个二-四译码器都有两个输入引脚和四个输出引脚，它将两个二进制数的每一位作为输入，将输出引脚的一些组合置高来实现对应输出数的逻辑。
在我们的设计中，我们可以将四个输入引脚分别连接到四个二-四译码器的输入引脚上，然后将四个输出引脚通过逻辑门连接到七个段的输入引脚上。
最后，我们需要选择适当的逻辑门来实现所需的逻辑。
常见的选择是使用与门和反相器。
与门用于实现多个输入引脚同时为高时将输出引脚置高的逻辑。
反相器则用于将逻辑信号进行反相。
例如，我们可以使用四个与门来实现输入二进制数为0、1、2和3时，对应输出引脚的逻辑。
然后，我们可以使用反相器来实现其他输出引脚的逻辑。
七段数码显示译码器设计
七段数码显示译码器设计七段数码显示译码器是一种电子元件，用于将二进制的数字编码转换为七段数码显示器上相应的数字显示。
七段数码显示器由七个LED灯组成，根据不同的组合来显示0-9的十个数字以及一些特殊字符。
设计一个七段数码显示译码器，可以通过输入二进制编码，使译码器输出相应的数字显示。
译码器的设计主要包括译码器的逻辑电路与输入和输出部分。
逻辑电路是根据七段数码显示器的真值表来设计的，输入部分是连接到译码器的二进制编码，输出部分是连接到七段数码显示器的七个LED灯。
首先，我们可以采用受限自由度的最小逻辑门设计方法来设计译码器的逻辑电路。
该方法是一种将输入变量和输出函数关联的方法，可以设计出逻辑门的最小数量。
在这种方法中，输入变量表示二进制编码的输入，输出函数表示相应的数字显示的输出。
译码器的真值表是一个由输入变量和输出函数组成的表格。
对于一个七段数码显示器，有4个输入变量和7个输出函数。
输入变量可以用A、B、C和D表示，表示四个输入的二进制编码。
输出函数可以用a、b、c、d、e、f和g表示，分别表示七段数码显示器的a、b、c、d、e、f和g七个LED灯。
根据真值表，我们可以确定译码器的逻辑电路。
接下来，我们可以使用布尔代数的方法来推导输出函数的逻辑表达式。
可以使用卡诺图、真值表和逻辑代数等方法来简化逻辑表达式。
具体的推导过程略。
最后，我们可以根据逻辑表达式设计译码器的逻辑电路。
可以使用逻辑门来实现逻辑函数，如与门、或门和非门等。
对于一个有7个输出函数的译码器，需要使用足够数量的逻辑门来实现逻辑函数。
在设计完逻辑电路之后，我们需要将输入和输出部分与逻辑电路连接起来。
输入部分是连接到译码器的二进制编码，输出部分是连接到七段数码显示器的七个LED灯。
可以使用连接器、导线和电阻等元件来完成连接。
综上所述，设计一个七段数码显示译码器需要进行以下几个步骤：确定逻辑电路的真值表，推导输出函数的逻辑表达式，设计逻辑电路，连接输入和输出部分。
实验四 7段数码显示译码器的设计
实验四 7段数码显示译码器的设计一、设计目的1、学习7段数码显示译码器的设计方法；2、掌握多层次的VHDL程序设计方法。
二、设计要求1、编写7段数码显示译码器的VHDL源程序；2、在MAX+PLUSII上进行编译、综合、适配、引脚锁定、下载测试；3、进行仿真波形的测试；4、写出设计性实验报告。
三、设计提示1、实验原理提示：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。
本项实验很容易实现这一目的。
例6-21作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图6-21数码管的7个段，高位在左，低位在右。
例如当LED7S输出为 "1101101" 时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。
2、引脚锁定以及硬件下载测试提示：建议选实验电路模式6，用数码8显示译码输出（PIO46--PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。
四、实验报告要求根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；设计原程序，程序分析报告、仿真波形图及其分析报告。
五、实验思考和总结1、讨论语句WHEN OTHERS=>NULL的作用。
对于不同的VHDL综合器，此句是否具有相同含义和功能？2、用VHDL例化语句（参考实验2）按图3-25的方式，以本章第一节实验三和本节实验一为底层元件，完成顶层文件设计，并重复以上实验过程。
注意图3-25中的tmp是4位总线，led是7位总线。
对于引脚锁定和实验，建议仍选实验电路模式6，用数码8显示译码输出，用键3作为时钟输入（每按2次键为1个时钟脉冲），或直接时钟信号clock0。
七段显示译码器电路设计精品文档8页
题目：七段显示译码器电路设计专业：生产过程自动化专业班级：生产过程0901姓名：学号：指导老师：杨旭目录第一节绪论……………………………………………………………………………..1.1本设计的任务和主要内容………………………………………………………………..1.2基本工作原理及原理框图………………………………………………………………...第二节硬件电路的设计…………………………………………………………………2.1BCD译码器选择与设计…………………………………………………………………….2.2LED显示器的设计……………………………………………………………………………2.3总的设计……………………………………………………………………………………第四节设计总结…………………………………………………………………………第一节绪论本课程设计的七段译码器主要以BCD译码器或LED显示器为主要部件，应用集成门电路组成的一个具有译码和显示的装置。
其中BCD 译码器采用8421BCD译码器，即----七段显示译码器（74LS48）型。
LED显示器是由发光二极管组成的，LED显示器分共阴极和共阳极两种型号，共阴极LED显示器的发光二级管阴极接地，共阳极LED显示器的发光二极管阳极并联。
最后把BCD译码器或LED显示器组成了的装置就具有了显示和译码的功能。
此七段译码器也就成功了。
1.1设计的任务和本主要内容1）运用LED显示器或BCD译码器实现一定的功能2）写出详细的实验报告1.2基本工作原理及原理框图基本工作原理及原理框图如下：第二节硬件的设计BCD译码器选择与设计发光二极管(LED)由特殊的半导体材料砷化镓、磷砷化镓等制成，可以单独使用，也可以组装成分段式或点阵式LED显示器件(半导体显示器)。
分段式显示器(LED数码管)由7条线段围成字型，每一段包含一个发光二极管。
外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。
七段译码器设计(含程序)
七段译码器设计一、实验目的1、掌握7段数码管的使用方法，学习数字编码的规则；2、进一步熟悉VerilogHDL语言设计方法。
二、硬件、软件要求计算机、DE2-70开发板、Quartus II软件、电源适配器、下载电缆。
三、实验内容及实验原理（一）实验原理：7段数码管的实物图和笔段名称如图1-2.27所示：图1-2.27段数码管实物及笔段名称图七段译码器的作用就是实现8421BCD码到七段码的转换。
对应于共阴(阳)数码管，其真值表如表1-2.2所示：表1-2.2七段译码器真值表输入BCD码对应显示数字dp g f e d c b a（括号内为共阳编码）0000000111111(11000000)0001100000110(11111001)0010201011011(10100100)0011301001111(10110000)0100401100110(10011001)0101501101101(10010010)0110601111101(10000010)0111700000111(11111000)1000801111111(10000000)1001901100111(10011000)（二）实验内容：1、根据真值表，采用Verilog HDL语言自行设计七段译码器。
2、设计完成后，下载至开发板上实现。
（三）实验要求：1、采用Verilog HDL语言设计方法完成七段译码器设计，写出Verilog程序；2、对程序进行功能仿真，仿真无误后进行管脚分配（输入8421BCD码：SW0-SW3，输出七段码：HEX0_D[0]-HEX0_D[6]），编译后将编程文件下载到DE2-70开发板，进行功能验证，并观察实验结果。
程序设计如下：module decoder7(data_in,data_out);input[3:0]data_in;output[7:0]data_out;reg[7:0]data_out;always@(data_in)begincase(data_in)4'b0000:data_out=8'b01000000;4'b0001:data_out=8'b01111001;4'b0010:data_out=8'b00100100;4'b0011:data_out=8'b00110000;4'b0100:data_out=8'b00011001;4'b0101:data_out=8'b00010010;4'b0110:data_out=8'b00000011;4'b0111:data_out=8'b01111000;4'b1000:data_out=8'b00000000;4'b1001:data_out=8'b00011000;default:data_out=8'b01111111;endcaseend endmodule。
实验五 7段数码显示译码器设计
实验五 7段数码管显示译码器设计 岭南师范学院（信息工程学院）一、 实验目的：1. 学会使用锁相环和分频器做分频处理并使用分频后的信号2. 学习和掌握数码管的电路原理图及如何使用数码管显示相应的字符3. 学习7段数码显示译码器设计、多层次设计方法、和总线数据输入方式的功能实现。
二、 实验原理：7段数码是纯组合电路，通常的小规模专用IC ，如74或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL 译码程序在FPGA 或CPLD 中实现。
本项实验很容易实现这一目的。
作为7段BCD 码译码器的设计，输出信号LED7S 的7位分别接如图7－1数码管的7个段，高位在左，低位在右。
三、 实验仪器及设备 1.计算机 2.FPGA （Max 10）开发板 3.Quartus 软件四、 实验内容在开发板上的七段数码管实现显示数字并且自动增加五、 实验步骤：1. 打开Quartus15.1建立一个工程文件2. 添加一个VHDL File ，然后进行代码的输入（这些代码的作用是实现数码管的显示字符的）代码如下：共阴数码管及其电路LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DecL7S ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;END ;ARCHITECTURE one OF DecL7S ISBEGINPROCESS( A )BEGINCASE A(3 DOWNTO 0) ISWHEN "0000" => LED7S <= "1000000" ; -- X“3F”-0 WHEN "0001" => LED7S <= "1111001" ; -- X“06”-1 WHEN "0010" => LED7S <= "0100100" ; -- X“5B”-2 WHEN "0011" => LED7S <= "0110000" ; -- X“4F”-3 WHEN "0100" => LED7S <= "0011001" ; -- X“66”-4 WHEN "0101" => LED7S <= "0010010" ; -- X“6D”-5 WHEN "0110" => LED7S <= "0000010" ; -- X“7D”-6 WHEN "0111" => LED7S <= "1111000" ; -- X“07”-7 WHEN "1000" => LED7S <= "0000000" ; -- X“7F”-8 WHEN "1001" => LED7S <= "0010000" ; -- X“6F”-9 WHEN "1010" => LED7S <= "0001000" ; -- X“77”-10 WHEN "1011" => LED7S <= "0000011" ; -- X“7C”-11 WHEN "1100" => LED7S <= "1000110" ; -- X“39”-12 WHEN "1101" => LED7S <= "0100001" ; -- X“5E”-13 WHEN "1110" => LED7S <= "0000110" ; -- X“79”-14 WHEN "1111" => LED7S <= "0001110" ; -- X“71”-15 WHEN OTHERS => NULL ;END CASE ;END PROCESS ;END ;3.将该文件设置为顶层，然后进行进行编译，无误后。
实验报告模板：实验二7段数码显示译码器
实验二7段数码显示译码器【实验目的】1．设计七段显示译码器, 并在实验板上验证2．学习V erilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具的使用方法；【实验内容】2．1. 实现BCD/七段显示译码器的“Verilog ”语言设计。
3．说明：7段显示译码器的输入为：IN0…IN3共5根, 7段译码器的逻辑表同学自行设计, 要求实现功能为：输入“0…15 ”（二进制）, 输出“0…9…F ”（显示数码）, 输出结果应在数码管（共阴）上显示出来。
4．使用工具为译码器建立一个元件符号5．设计仿真文件, 进行验证。
6．编程下载并在实验箱上进行验证。
【实验原理】7段数码是纯组合电路。
通常的小规模专用IC, 如74或4000系列的器件只能作十进制的BCD码译码, 然而数字系统的数据处理和运算都是二进制的, 所以输出表达式都是十六进制的。
为了满足十六进制数的译码显示, 最方便的方法就是利用Verilog译码程序在FPGA/CPLD中实现。
首先要设计一段程序。
该程序可按照例3-2的case语句表述方法, 再根据表4-2的真值表写出程序。
者输入的4位码为A【3:0】, 输出控制7段共阴数码管的7位数据位LED7S【6:0】。
输出信号LED7S的7位分别接图4-74的工银数码管的7个段, 高位在左, 低位在右。
【程序源代码】（加注释）module LED (IN,led7);input[3:0] IN;output[6:0] led7; //定义输出信号reg[6:0] led7; //定规输出信号位7位的寄存器变量always@(IN) //IN为敏感性信号begin //主块开始case(IN) //使用了case语句4'b0000: led7<=7'b0111111;4'b0001: led7<=7'b0000110;4'b0010: led7<=7'b1011011;4'b0011: led7<=7'b1001111;4'b0100: led7<=7'b1100110;4'b0101: led7<=7'b1101101;4'b0110: led7<=7'b1111101;4'b0111: led7<=7'b0000111;4'b1000: led7<=7'b1111111;4'b1001: led7<=7'b1101111;default: led7<=7'b0111111;endcaseend //主块结束endmodule【仿真和测试结果】【硬件仿真结果: 】【实验心得和体会】通过这次的7段数码显示译码器实验, 我对EDA有了进一步的了解, 对QuartusII有了了解以及在QuartusII的使用上有了一些经验。
七段数码显示译码器设计
实验一七段数码显示译码器设计一、实验目的：1.完成七段数码显示译码器的设计，学习组合电路设计；2.学习多层次设计方法。
3.锻炼使用Verilog HDL 语言编程的能力。
二、实验原理：1.七段译码电路时一宗纯组合的逻辑电路，通常是由小型专用的IC门电路组成。
2.七段码输入与输出的原理与真值表关系。
a)输入：七段码输入为四个输入信号，用来表示0000—1111，即表示为十六进制的“0”到“F”。
b)输出：七段码输出为七个输出信号，分别用a,b, c,d,e,f,g七个符号来表示。
一般规定，输出信号为“1”时，它所控制的发光二极管为点亮状态，输出信号为“0”时，它所控制的发光二极管为熄灭状态。
本实验使用的七段数码为共阴极，其电路图如图1所示。
图1 共阴数码管及其电路c)输入与输出关系用思维二进制代码组成十六进制代码，将其用代码显示，表2－1 七段字符显示真值表数码A3 A2 A1 A0 A B C D E F G 对应码（h）0 0 0 0 0 1 1 1 1 1 1 0 7E1 0 0 0 1 0 1 1 0 0 0 0 302 0 0 1 0 1 1 0 1 1 0 1 6D3 0 0 1 1 1 1 1 1 0 0 1 794 0 1 0 0 0 1 1 0 0 1 1 335 0 1 0 1 1 0 1 1 0 1 1 5B6 0 1 1 0 1 0 1 1 1 1 1 5F7 0 1 1 1 1 1 1 0 0 0 0 708 1 0 0 0 1 1 1 1 1 1 1 7F9 1 0 0 1 1 1 1 1 0 1 1 7BA 1 0 1 0 1 1 1 0 1 1 1 77上，需要进行引脚分配。
一、实验步骤：(1) 创建工程文件(2) 创建原理图设计文档(3) 利用ESC绘制电路图进行功能设计(4) 执行综合(5) 设计测试平台文件(6) 执行功能仿真(7) 执行实现、添加约束文件(8) 执行时序仿真(9) 生产位流文件，配置目标芯片Verilog HDL程序：`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 18:47:07 03/10/2013// Design Name:// Module Name: ssss// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module decode_7(a, b, c, d, en, sega, segb, segc, segd,sege,segf,segg );input a, b, c, d, en;output reg sega, segb, segc, segd,sege,segf,segg;reg [1:7] segs;always @(a or b or c or d or en) beginif (en)case ({d, c, b, a})0:segs = 7'b1111110; //01:segs = 7'b0110000;2:segs = 7'b1101101;3:segs = 7'b1111001;4:segs = 7'b0110011;5:segs = 7'b1011011;6:segs = 7'b0011111;7:segs = 7'b1110000;8:segs = 7'b1111111;9:segs = 7'b1110011; //910:segs = 7'b1110111;//1011:segs = 7'b0011111;12:segs = 7'b1001110;13:segs = 7'b0111101;4:segs = 7'b10011111;15:segs = 7'b1000111;15default segs = 7'bx;endcaseelsesegs = 7'b0;{sega, segb, segc, segd,sege,segf,segg} = segs; endEndmodule实验过程中得到的图片：实验体会：本次实验通过对FPGA实验平台的使用，Verilog HDL语言有了一定的理解与认识，但在很多地方没有很好的熟练度，在以后的学习中还要好好的熟悉之。
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附表1：
广州大学学生实验报告
开课学院及实验室：物理与电子工程学院-电子楼317室2016年 4 月28 日
学院物电年级、专
业、班
姓名学号
实验课程名称技术实验成绩
实验项目名称7段数码显示译码器设计指导教师
一、实验目的：
学习7段数码显示译码器设计；学习的多层次设计方法。
二、实验内容：
1、实验原理:
7段数码是纯组合电路，通常的小规模专用，如74或4000系列的器件只能作十进制码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在中来实现。
2、实验步骤：
表4-1 7段译码器真值表图4-1 共阴数码管及其电路
（1）首先按7段译码器真值表，完成7段码译码器的设计。
作为7段码译码器，输出信号7S的7位分别接如图4-1数码管的7个段，高位在左，低位在右。
例如当7S输出为“”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
（2）设计该译码器，在上对其进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。
引脚锁定及硬件测试。
建议选实验电路模式6，用数码8显示译码输出，键8/7/6/5四位控制输入，硬件验证译码器的工作性能。
图4-2 7段译码器仿真波形
（3）将设计加入4位二进制计数器，经上面设计的16进制7段译码器显示。
4'b0010 : 7S <= 7'B1011011;
4'b0011 : 7S <= 7'B1001111;
4'b0100 : 7S <= 7'B1100110;
4'b0101 : 7S <= 7'B1101101;
4'b0110 : 7S <= 7'B1111101;
4'b0111 : 7S <= 7'B0000111;
4'b1000 : 7S <= 7'B1111111;
4'b1001 : 7S <= 7'B1101111;
4'b1010 : 7S <= 7'B1110111;
4'b1011 : 7S <= 7'B1111100;
4'b1100 : 7S <= 7'B0111001;
4'b1110 : 7S <= 7'B1111001;
4'b1111 : 7S <= 7'B1110001;
: 7S <= 7'B0111111;
四、仿真结果：
7段数码显示译码器仿真测试结果A为输入的数，7S输出对应的译码结果（与7段译码器真值表一致）
计数器仿真测试结果
含异步清零和同步时钟使能的加法计数器，为上升沿时，计数（1）；为低电平时保持当前数值（1）；为高电平且为上升沿时触发计数（1）。
为低电平且为上升沿时，置为值（1）。
为低电平时，置为0，与是否为上升沿无关。
值计满15时置1，为其他值时为0。
组合电路（计数器+译码器）仿真测试结果
计数器和译码器连接的电路，的译码输出和真值表相符合。
为低电平且为上升沿时保持，为高电平且为上升沿时显示的数字加一。
为低电平且为上升沿时，显示的数值。
为低电平时，显示数字0，与上升沿时间无关。
显示到数字15时为1，显示其他数值时，为0。
五、引脚锁定：
六、硬件测试结果：
模式6：
（键8控制）为低电平，保持显示数字3 计数满15（显示为F）8（）亮（键7控制）为低电平，清零
七、实验心得:
通过本次实验，对有了进一步的学习和认识，对也有了深入了解。
学会了7段数码显示译码器的硬件设计，学习了的语句应用及多层次设计方法。
实验中，要对每一个功能模块做时序仿真，检验是否符合设计需求，最后综合起来做仿真测试，确认无误后再下载到目标机上进行硬件测试。
做实验时要耐心、认真，遇到问题争取自己解决，这样才能锻炼自己，提升自己。
项目名称”栏以上部分统一。