八路抢答器工作原理及其依据(最终打印版)

题目八路抢答器

组员徐峰潘倩倩黄丹

刘奎响陈卓_

电工电子技术课程设计任务书

目录

1、总体方案与原理说明. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1

2、显示电路. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2

3、编码模块电路. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3

4、减计时电路. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4

5、秒脉冲产生电路. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6

6、总体电路原理相关说明. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8

7、总体电路原理图. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

8、元件清单. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11 参考文献. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . . . . . . . .13 设计心得体会. . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14

1.总体方案与原理说明

本设计可实现八路带倒计时抢答功能，实现方法较为巧妙，同时在没有用可编程芯片的情况下总体电路较为简洁。设计主要由以下四大板块构成：

①编号显示电路

②倒计时显示电路

③脉冲信号产生电路

④倒计时停止控制电路

各个板块间互有反馈，很好的实现了该设计应该实现的功能

流程图:

2.显示电路

本电路采用七段共阴级数码管显示，同时采用74LS48来译码驱动数码管。具体电路如图1：

图1-数码管驱动电路

表1-74LS48真值表

该模块原理很简单，74LS48三个控制端置相应的有效电平后，输出对应BCD 码的七段显示码，74LS48真值表见表1。

该模块采用74LS148 8-3线优先编码器来编码，由于是低电平触发，电路中应用10K上拉电阻，在触发端无动作时，输出为111，GS输出1；当触发端有动作时，输出相应编号的BCD码的反码，同时GS输出0.具体电路见图2：

图2-编码模块电路

表2-74LS148真值表

本模块采用可预制的十进制同步加/减计数器74LS192，192 的清除端是异步的。当清除端（CLR）为高电平时，不管时钟端（CPD、CPU）状态如何，即可完成清除功能。 192 的预置是异步的。当置入控制端（~LOAD）为低电平时，不管时钟CP的状态如何，输出端（QA～QD）即可预置成与数据输入端（A～D）相一致的状态。 192 的计数是同步的，靠CPD、CPU同时加在 4 个触发器上而实现。在CPD、CPU上升沿作用下QA～QD 同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CPD或CPU，此时另一个时钟应为高电平。当计数上溢出时，进位输出端（~CO）输出一个低电平脉冲，其宽度为CPU低电平部分的低电平脉冲；当计数下溢出时，错位输出端（~BO）输出一个低电平脉冲，其宽度为CPD低电平部分的低电平脉冲。具体电路如图3，74LS192真值表见表3：

图3-减计时电路

表3-74LS192真值表

5.秒脉冲产生电路

此模块采用555构成的多谐振荡器，产生矩形波。其周期计算公式T=0.69*（R6+2*R7）C1，占空比D=（R6+R7）/（R6+2*R7）*100%。由于只是仿真，电路中的参数只是一个参考。如若制作硬件，可加入一个可变电阻器。具体电路如图4，附加图4-1为仿真结果：

图4-多谐振荡器电路

图4-1-仿真结果

6.总电路原理及其电路图

为了更有效的描述该设计的原理，报告中有相同和相似工作原理的讲诉都只描述一次。同时在讲述一模块的原理时，忽略另一模块的影响。同时各芯片还有不涉及到本设计的功能，都做无效化处理。

八路带限时抢答器功能实现的最直接证明就是三个数码管的正常显示，第一个数码管用来显示编号，二三数码管用来显示秒倒计时。在本设计中编号为1~8（非0~7)，秒倒计时可从0~99秒预置。

首先是编号的显示，设计中采用七段共阴数码管，另由74LS48驱动，编码电路采用74LS148 8-3线优先编码器完成，锁存由四R-S触发器集成电路74LS279完成。现在从编码电路讲起，在没有任何按键按下时，74LS148的输出端（默认为A0、A1、A2）全为高电平，而输出端分别接至R-S触发器的置1端（低电平有效）,编码器的GS输出端接在第四个R-S触发器的置1端（R-S触发器初始状态都为Q输出低电平），输出Q端分别接至驱动器的BCD码输入端，第四个R-S 触发器的Q端则接至数码管驱动器的消隐端（低电平有效），所以初始态是数码管消隐无显示。在编码器有触发时，输出端输出相应的二进制电平，同时GS端输出低电平，驱动器的消隐端无效，数码管显示相应的编码。这里特别说明一下如何把0编码成8，该电路中如果触发D0端的话R-S触发器的输出是0001,而驱动器74LS48的BCD码输入端是X000，有且只有在低三位输入为0时，D端才能为高电平，这里就用到了两个或门，或门是只要有一个输入端为1输出为1，有且在输入端都为0时输出0，所以只有在D0触发的情况下低三位都为0使之显示8。

接下来便是该设计中的另一大模块倒计时显示电路的原理，该模块用的

74LS192十进制可预置数计数器，可以做加减计数。该芯片的LOAD为低电平是输出端输出预置数（优先于信号端），所以在初始阶段先是LOAD端为低电平置数，然后在LOAD端为高电平时，如果低位计数器有减数脉冲输入时做减法，并送相关的数据给数码管驱动器显示相应的数据。

秒脉冲产生电路由555组成，该模块为555多谐振荡电路，原理在这里不再累诉。另倒计时停显电路用一个D触发器构成的双稳态完成，本设计中只有两种情况下要停止倒计时，第一是编码电路有触发（也就是有人抢答），第二是倒计