清华大学《数字集成电路设计》周润德 第7章 数据通路 乘法器

第二节乘法器（一）乘法器的应用与实现：（1）应用：1. 硬件乘法器可大大提高运算速度，超过软件实现2. 数字信号处理（DSP）相关（Correlation）、滤波（Filtering）卷积（Convolution）、频率（Frequency）3. 与其它运算电路集成，组成功能很强的协处理器（2）实现：1. 求部分积2. 移位3. 相加（3）分类：1. 并行：a）组合阵列b）脉动阵列c ）波茨编码d ）Wallace Tree e ）流水线式2. 串行3. 串并行（4）选择乘法器的原则：1. 速度2. 数据处理量（Throughput ）3. 精度4. 面积（二）组合阵列乘法器（Array Multiplier ）（1）基本原理：称为“部分积”位（点积），共有个，由与门产生。

2)(1010ji j m i n j i y x P +−=−=∑∑=y x j i mn（2）RCA 阵列乘法器结构：RCA 阵列乘法器结构：对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）n n ×n)2(−n n n 2n m ×nnm mn −−mn（3）设计原则：乘法器存在许多延时几乎相同的关键路径，因此重点放在Adder上，使加法器的Sum和Carry的传输时间相同！传输门实现全加器：“求和”与“进位”时间相同CSA阵列乘法器的实现五种类型单元电路，其中Cell 2、Cell 4、Cell 5 含全加器（FA）Cell 1Cell 2Cell 3Cell 4Cell 5最后求和有可用CPA 故总共有即=n2.结构实现（n=4）（四）改进的波茨编码乘法器（1）原理（基4 波茨编码乘法器）：1. 阵列乘法器的缺点：加法阵列大，运算次数多, 运行速度慢2. 解决关键：减少加法阵列减少部分积的数目每次乘数中取k 位（例如k ＝2）与被乘数相“与”产生部分积（即波茨编码乘数）。

但这样当时仍有X+2X ，部分积项数没有减少，因此要解决“1”成串的情形3. 波茨编码（Booth Recoding ）111=+y y i i {{111212222222)1(位上减位上加位全为相当于i ik i ki ki k i k i k i −=−=+++++−+−+44443444421L改进的Booth 编码•不去产生所有的部分积0 X = 0 1 X = X { 0，1X}∗∗而是通过组合减少部分积的数目0 0 00 1 11 02 （移位）1 13 （即4 －1）∗∗不采用{ 0 ，1X ，2X ，3X }，采用{ 0，1X ，2X ，4X ，－X }通过移位和求补实现3X = 4X －X•通过同时观察3 位加以简化——改进的Booth 编码即：可在乘数的低位上加一“考察位”：考察其中为“考察位”。

下次考察时考察其中为“考察位”。

y y y i i i 11−+y i 1−y y y i i i 123+++y i 1+∗∗当为奇数时，n }}YX X X X Y X n n n n y y yy y y y y y •=••−+++++••−+++••−+=•−≡−−≡−222101223211001)2()2()2L 对2’s 补码，同样可以证明。

可见，波茨编码的形式为：y y y i i i 112+−−+5.同样可以构成基数为8 （Radix-8, 八进制）的波茨编码乘法器波茨编码8x8乘法器8 x 8 位乘法器1. 部分积为，共9 位。

2. 积为16位:3. 是符号位。

注意符号扩展4. 减法通过“求反”加1来实现。

5. 2X 为左移一位。

6. 每求一次部分积左移两位。

AA8~PP15~A8（2）结构：（8 x 8 位乘法器）1. 部分积为，共9 位。

2. 积为16位:3.是符号位。

注意符号扩展。

4. 减法通过“求反”加1来实现。

5. 2X 为左移一位。

6. 每求一次部分积左移两位。

（3）优缺点：1. 部分积数目减为原来的一半。

适用于无符号数及2‘s 补码。

2. 代价是：除0，X ，外还有+2X ，-2X ，+X ，-X ，因此需要译码。

对负项还要“求反加1 ”。

A A 80~P P 150~A 8（4）硬件1. 波茨编码器将转化为控制信号。

2. 中间采用斜进位加法器（CSA ）。

3. 最终结果采用高速加法器，可用CLA ，CPA ，Manchester进位链。

超前进位各级位数可变，一般4 -6位。

y y y i i i 11−+斜进位加法器（CSA ）波茨编码器六位波茨编码乘法器（2`s补码）的结构图举例：OR*对PP-HA,此处不连接PP-FA（或PP-HA）Anantha P. Chandrakasan, Robert W. Brodersen: 《Low Power Digital CMOS》，Kluwer Academic Publishers（5）若采用流水线结构，还需要流水线寄存器（可用简单的主从D F/F，由专门的时钟控制）。

（五）Wallace Tree 乘法器（1）保留进位加法器（CSA ）1. 一个n 位的CSA 由n 个不相关的全加器构成。

2. 它的输入是要被相加的三个n 位数, 它的输出是n 位的“和”位，构成一个字：以及n 位的“进位”，构成另一个字：3. 在CSA 加法器的内部没有Carry 传播。

4. S 和C 可以被送入另一个n 位的CSA 与第四个n 位的数W 相加；一般地，m 个n 位的数可以通过CSA 树结构相加而产生。

5. 为得到最后的和，S 和C 必须最终用一个带进位传输的通常的加法器（CPA ）相加。

6 在CSA 中为了加快连续加法速度，减少门延时级数，可以采用正码和反码两种CSA ，在阵列中交叉使用。

)(0123S S S S S )(0123C C C C C保留进位乘法器（2）Wallace Tree 乘法器的构成：Partial products （阵列结构） 6 5 4 3 2 1 0 First stage（组成树结构） 6 5 4 3 2 1 0 Bit position(a) Second stage 6 5 4 3 2 1 0(b) Final adder 6 5 4 3 2 1 0FA (c)2004－11－17HA (d)清华大学微电子所《数字大规模集成电路》 周润德 第7章（2）第 31 页Wallace-Tree 乘法器y0 y1 y2 Ci-1 y3 Ci FA y4 Ci FA y5 Ci FA C S FA Ci-1 FA Ci Ci-1 Ci-1 Ci Ci y0 y1 y2 y3 y4 y5FAWallace Tree 乘法器的构成：FAFA Ci-1 Ci-1在一个乘法阵列中，把同 一列中的 部分积（位）与右边 一列传来的进位通过 CSA 或其 它位数压缩电路（尽可能早地 ）相加，所产生的 Carry-out 送 向左边一列，所产生的“ 和” 位 继续在本列传播，这就构成了 Wallace Tree 乘法器。

CSC 和S 最终用CPA相加。

第7章（2）第 32 页2004－11－17清华大学微电子所《数字大规模集成电路》 周润德Wallace 树结构乘法器（Wallace-Tree Multiplier）x3y2 x2y3 x2y2 x3y1 x1y2 x3y0 x1y1 x2y0 x0y1 x1y3 x0y3 x2y1 x0y2 x1y0 x0y0Partial productsx3y3First stageHAHASecond stageFAFAFAFAFinal adder z7 z6 z5 z4 z3 z2 z1 z02004－11－17清华大学微电子所《数字大规模集成电路》 周润德第7章（2）第 33 页2004－11－17清华大学微电子所《数字大规模集成电路》 周润德第7章（2）第 34 页位数压缩电路：一个FA提供了一个“ 位数压缩比 ” 3：2，即三个输入两个输出。

2004－11－17清华大学微电子所《数字大规模集成电路》 周润德第7章（2）第 35 页（3）隔行相加的 Wallace Tree 乘法器： 安排有两个部分积累加 的数据流，（偶数行相 加和奇数行相加）于是 减少了部分积相加的级 数，它差不多是普通 CSA 的一半。

甚至可以组织三个数据 流相加。

1A B Co Cin S A B Co Cin SA B Co Cin S A B Co Cin S23A B Co Cin SA B Co Cin S2004－11－17A B Co Cin 4 清华大学微电子所《数字大规模集成电路》 S周润德A B Co Cin 第7章（2）第 S36 页如果 τ s = 2τ c 则可 以按如右图所示的 方式相加τcτ s = 2τ c τs τc τs τsτc τc2004－11－17清华大学微电子所《数字大规模集成电路》 周润德第7章（2）第 37 页（4）Wallace Tree乘法器的优缺点： 1. 优点： a ） 在普通的简单阵列乘法器中，乘法延迟时间正比于n。

b） 在基4改进波茨编码乘法器中，乘法延迟时间正比于 n/2 。

c） 采用压缩比为3：2的Wallace Tree 乘法器的乘法延迟时间 ⎛n⎞ 正比于 log3 / 2 ⎜ 2 ⎟ 。

⎝ ⎠ 证明：n x n 位乘法有 n 个“ 部分积 ” ，把 n 个“ 部分积 ” 分成 三个 “ 部分积 ” 为一组（共 n/3 组）同时相加，每组 相加的结果为两个数，共产生 (n/3)2 个数。

也就是 n 个 数（ n 个“ 部分积 ”）每加一次变为 (2/3)n 个数，若经 ⎜ ⎟ x 次变为 = 2 个数。

则 X = log3 / 2 ⎛ n ⎞ （ 注意这是近似， ⎝ 2⎠ 因为还有来自低位的进位）。

可见延时与乘法位数成对数关系 2. 缺点：Wallace Tree 乘法器非常不规则，给版图设计带来困难2004－11－17 清华大学微电子所《数字大规模集成电路》 周润德 第7章（2）第 38 页（5）采用其它压缩比的WallaceTree乘法器 1. 压缩比为4：2（实际是5个输入：3个输出） 2. 注意： C , C out 为同权重。

3. 压缩电路中，“ 和”（Sum）路径的延迟时间相当于三个XOR门 延时, 如采用两个全加器（3：2压缩比）则需 A ⊕ B ⊕ C ⊕ D ⊕ Cin 需 4 个XOR门延时。

2004－11－17清华大学微电子所《数字大规模集成电路》 周润德第7章（2）第 39 页4:2 Compressor： 重新安排连线以减少延时互连线可以比Wallace Tree 较为规则2004－11－17 清华大学微电子所《数字大规模集成电路》 周润德 第7章（2）第 40 页采用4:2 压缩的乘法器（6）同时利用波茨编码和Wallace Tree 的（32位）乘法器：即先进行波茨编码以减少部分积的数目，然后再用Wallace Tree 相加Dadda tree基于以下事实：快速加法器的延时通常并不完全与字宽成正比Dadda tree ：用较少的全加器或半加器把操作数的数目减少到下一个较低的数目。