北京工业大学集成电路期末复习资料

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集成电路复习提纲

集成电路复习要点
（2008-5-14）
友情说明：以下列出几个要点，请仔细研究。

有些内容是记忆性的，也有的内容是灵活性
的，希望对照教材认真复习。

1. MOS 管工作在饱和区的条件
2. NMOS 管工作在饱和区的电流表达式
3. MOS 管工作在饱和区的跨导表达式
4. 在设计反向器时，一般根据上升与下降的时间来确定MOS 管的宽长比。

()()P P N N P N N P down up
L W K K t t μμττ21
L W 21
===，通过这个式子，可以确定MOS 管的宽长。

5. MOS 管的域值电压将与衬底掺杂浓度的关系
6. 什么是沟道长度调制效应？采用何种方法可以降低这种效应？
7. 集成电路设计的一般流程：电路设计、仿真、版图设计、仿真、流片生产
8. P-阱工艺CMOS 的截面图
9. 设计一个CMOS 组合逻辑门，其功能为
()()D C B A F ++=.
解：解题思路：按照与或关系画出相应的电路，先画下面的NMOS ，与对应的是串联，或对应的是并联。

按照这种关系画出下面的NMOS ，然后再画出上面的PMOS 。

PMOS 的串并联关系与下面的NMOS 正好相反，下面是串上面就是并，下面是并上面就是串。

下面是电路图
① 画出逻辑图；
F
10. 两级CMOS 运算放大器的电路图（输入级采用PMOS 尾电流源）。

NMOS 尾电流源结构的两级运放也要求掌握！
第一级为差分输入级，从双端转为单端。

第二级是一个共漏的单级放大，其输出电压的摆幅为全摆幅。

集成电路设计方法--复习提纲

集成电路设计⽅法--复习提纲1.什么叫IC 的集成度？⽬前先进的IC规模有多⼤？集成度就是⼀块集成电路芯⽚中包含晶体管的数⽬，或者等效逻辑门数2012年5⽉ 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺⼨？特征尺⼨通常是指是⼀条⼯艺线中能加⼯的最⼩尺⼨，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构⾥第⼀层⾦属的⾦属间距（pitch）的⼀半。

3.⽬前主流的硅圆⽚直径是多少？12英⼨4.什么叫NRE(non-recurring engineering)成本?⽀付给研究、开发、设计和测试某项新产品的单次成本。

在集成电路领域主要是指研发⼈⼒成本、硬件设施成本、CAD⼯具成本以及掩膜、封装⼯具、测试装置的成本，产量⼩，费⽤就⾼。

5.什么叫recurring costs？重复性成本，每⼀块芯⽚都要付出的成本，包括流⽚费、封装费、测试费。

也称可变成本，指直接⽤于制造产品的费⽤，因此与产品的产量成正⽐。

包括：产品所⽤部件的成本、组装费⽤以及测试费⽤。

6.什么叫有⽐电路？靠两个导通管的宽长⽐不同，从⽽呈现的电阻不同来决定输出电压，它是两个管⼦分压的结果，电压摆幅由管⼦的尺⼨决定。

7.IC制造⼯艺有哪⼏种？双极型模拟集成电路⼯艺、CMOS⼯艺、BiCMOS⼯艺8.什么叫摩尔定律？摩尔定律⾯临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数⽬，约每隔24个⽉（现在普遍流⾏的说法是“每18个⽉增加⼀倍”）便会增加⼀倍，性能也将提升⼀倍；或者说，每⼀美元所能买到的电脑性能，将每隔18个⽉翻两倍以上。

⾯临⾯积、速度和功耗的挑战。

9.什么叫后摩尔定律？后摩尔定律下IC设计⾯临哪些挑战？解决⽅案？多重技术创新应⽤向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和⾮硅基等技术相结合，以提供完整的解决⽅案来应对和满⾜层出不穷的新市场发展。

挑战：a单芯⽚的处理速度越来越快，主频越来越⾼，热量越来越多b.互联线延迟增⼤解决⽅案：1.多核、低功耗设计2.3D互联、⽆线互联、光互连延续摩尔定律“尺⼨更⼩、速度更快、成本更低”，还会利⽤更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：⽤碳纳⽶管组装⽽成的晶体管速度更快的晶体管：超薄⽯墨烯做的晶体管纳⽶交叉线电路元件：忆阻器光学互联器件分⼦电路、分⼦计算、光⼦计算、量⼦计算、⽣物计算10. IC按设计制造⽅法不同可以分为哪⼏类？全定制IC：硅⽚各掩膜层都要按特定电路的要求进⾏专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调⽤所需单元来掩模图形，可使⽤相应的EDA软件，⾃动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利⽤开发⼯具对器件进⾏编程，以实现特定的逻辑功能。

集成电路原理及应用期末复习资料..

1.什么是差动放大电路？什么是差模信号？什么是共模信号？差动放大器对差模信号和共模信号分别起什么作用？差动放大电路是把两个输入信号分别输入到运算放大器的同相和反相输入端，然后在输出端取出两个信号的差模成分，而尽量抑制两个信号的共模成分的电路。

共模信号：双端输入时，两个大小相同，极性相同的信号。

差模信号：双端输入时，两个大小相等，极性相反的信号。

对差模输入信号的放大作用、对共模输入信号的抑制作用2.集成运放有哪几部分组成？各部分的典型电路分别是什么？输入级、中间级、输出级、偏置电路四大部分组成输入级的典型电路是差动放大电路, 利用它的电路对称性可提高整个电路的性能，减小温漂；中间级的典型电路是电平位移电路, 将电平移动到地电平，满足零输入时零输出的要求；输出级的典型电路是互补推挽输出放大电路，使输出级输出以零电平为中心，并能与中间电压放大级和负载进行匹配；偏置电路典型电路是电流源电路，给各级电路提供合适的静态工作点、所需的电压3.共模抑制比的定义？集成运放工作于线性区时，其差模电压增益Aud与共模电压增益Auc之比4.集成运放的主要直流参数：输入失调电压Uos、输入失调电压的温度系数△Uos/△T、输入偏置电流、输入失调电流、差模开环直流电压增益、共模抑制比、电源电压抑制比、输出峰--峰电压、最大共模输入电压、最大差模输入电压5.集成运放主要交流参数：开环带宽、单位增益带宽、转换速率、全功率带宽、建立时间、等效输入噪声电压、差模输入阻抗、共模输入阻抗、输出阻抗。

6.理想集成运放的基本条件。

1.差模电压增益为无穷大2.输入电阻为无穷大3.输出电阻为04.共模抑制比CMRR为无穷大5.转换速率为无穷大即Sr=006.具有无限宽的频带7.失调电压·失调电流极其温漂均为08.干扰和噪声均为07.理想集成运放的两个基本特性：虚短和虚断。

代表的实际物理意义。

其实，虚短和虚断的原因只有一个，那就是：输入端输入电阻无穷大。

2023 北京工业大学集成电路分析期末总结

第一章·第一台自动计算机基于十进制数操作。

·第一台电子计算机ENIAC(1946 年)。

·第一个晶体管在1947 年12 月由贝尔实验室的巴丁、布拉顿和肖克利发明。

、·第一块集成电路是1958 年在Ti 公司的基尔比发明的。

·集成电路的分类·按功能结构分类·模拟集成电路(运放、模拟滤波器)·数字集成电路(CPU、存储器)·数模混合集成电路(ADC、PLL)·按制造工艺分类·双极型工艺·CMOS 工艺·BiCMOS 工艺·BCD 工艺·按集成度高低分类(了解)·按应用领域分类·专用集成电路(ASIC)·标准通用集成电路(CPU、ROM、DRAM)·摩尔定律：Moore 预测集成电路的集成度大约是每18 个月翻一番。

·集成度提高的因素·特征尺寸缩小·芯片面积增大·电路结构改进·计算机辅助设计(CAD、EDA)·等比例缩小定律' =、' = 、'= oo·三种理论·恒定电场(CE)·恒定电场、器件几何尺寸缩小k 倍、衬底掺杂浓度增大k 倍、电源电压下降k 倍·集成度提高k2倍、速度提高k 倍、驱动电流减小k 倍、功耗降低k2倍·恒定电源电压(CV)·恒定电压、器件几何尺寸缩小k 倍、衬底掺杂浓度增大k2倍·集成度提高k2倍、驱动电流增大k 倍、速度提高k2倍·准恒定电场(QCE)·器件几何尺寸缩小k 倍、衬底掺杂浓度增大ak 倍、电源电压下降a/k 倍·外部尺寸缩小k 倍、内部耗尽层缩小k 倍、电场强度增大a 倍·两种方案·高性能方案·a 取值接近k、电压下降缓慢、速度提高、功耗密度增大·低功耗方案·a 取值接近1、电压下降较快、功耗降低第二章·复杂工序的步骤：光刻、离子注入、刻蚀·集成电路加工的基本操作·形成某种材料的薄膜·薄膜材料有哪些二氧化硅、多晶硅、氮化硅、金属薄膜·在各种薄膜材料上形成需要的图形·形成图形操作有哪些光刻与刻蚀(甩胶、曝光、显影、刻蚀、去胶)·正胶与负胶的区分（正胶：去除曝光的胶；负胶：去除未曝光的胶）·通过掺杂改变材料的电阻率或杂质类型·四种MOS 晶体管的结构与符号·CMOS 的闩锁效应·存在寄生晶体管·纵向——n 阱中的PMOS 与衬底·横向——NMOS 与衬底、n 阱·寄生晶体管构成回路后外界噪声使等效电路产生增益大于1，使电流不断加大，造成电路永久性破坏。

集成电路分析期末复习总结

集成电路分析期末复习总结集成电路分析集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。

集成电路发展：按规模划分，集成电路的发展已经历了哪几代？参考答案：按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。

它的发展遵循摩尔定律解释欧姆型接触和肖特基型接触。

参考答案：半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。

如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。

如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。

、集成电路主要有哪些基本制造工艺。

参考答案：集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。

光刻工艺：光刻的作用是什么？列举两种常用曝光方式。

参考答案：光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。

曝光方式：接触式和非接触式25、简述光刻工艺步骤。

参考答案：涂光刻胶，曝光，显影，腐蚀，去光刻胶。

26、光刻胶正胶和负胶的区别是什么？参考答案：正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。

常规双极型工艺需要几次光刻？每次光刻分别有什么作用？参考答案：需要六次光刻。

第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻掺杂工艺：掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。

参考答案：掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。

集成电路期末考试知识点答案

集成电路期末考试知识点答案-------------------------------------------1------------------------------------------------1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？1947贝尔实验室肖克来波拉坦巴丁发明了晶体管1956获诺贝尔奖2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？Jack kilby 德州仪器公司1958年发明2000获诺贝尔奖3、什么是晶圆？晶圆的材料是什么？晶圆是指硅半导体集成电路制作所用的硅晶片，材料是硅4、目前主流集成电路设计特征尺寸已经达到多少？预计2016 年能实现量产的特征尺寸是多少？主流0.18um 22nm5、晶圆的度量单位是什么？当前主流晶圆的尺寸是多少？英寸12英寸6、摩尔是哪个公司的创始人？什么是摩尔定律？英特尔芯片上晶体管数每隔18个月增加一倍7、什么是SoC？英文全拼是什么？片上系统 System On Chip8、说出Foundry、Fabless 和Chipless 的中文含义。

代工无生产线无芯片9、一套掩模一般只能生产多少个晶圆？1000个晶圆10、什么是有生产线集成电路设计？电路设计在工艺制造单位内部的设计部门进行11、什么是集成电路的一体化(IDM)实现模式？设计制造和封装都集中在半导体生产厂家内进行12、什么是集成电路的无生产线(Fabless)设计模式？只设计电路而没有生产线13、一个工艺设计文件(PDK)包含哪些内容？器件的SPICE参数、版图设计用的层次定义、设计规则和晶体管电阻电容等器件以及通孔焊盘等基本结构版图，与设计工具关联的设计规则检查、参数提取、版图电路图对照用的文件。

14、设计单位拿到PDK 文件后要做什么工作？利用CAD/EDA工具进行电路设计仿真等一系列操作最终生成以GDS-II格式保存的版图文件，然后发给代工单位。

集成电路CAD复习提纲(ending)

I DS
KP
W
2 L0 2LD
V
GS
V T H 1 λV DS
2
25.模型参数提取技术电路模拟的精确度不仅与器件模型本身有关，还与给定的器件模型参数值是否正确密切有关。所以准确地获取模型参数是电路分析的重要工作。 26.模型参数提取方法（1）用仪器直接测量（网络分析仪测试 S 参数，晶体管特性图示仪 I-V 特性）（2）从工艺参数获得模型参数（根据工艺条件、样品测试图及设计参数）（3）模型参数的计算机优化提取（测量较少的器件电特性，采用最优化的曲线拟合）
第的时间内，用最低的成本，获得最佳的设计指标，且所用的芯片面积/功耗最小. 8.设计方法的种类 ·全定制设计方法 ·半定制设计方法 ·定制设计方法 ·可编程逻辑器件（PLD）设计方法 ·逻辑单元阵列设计方法 (FPGA) 【这两种自己制作】 9.全定制设计方法适用范围：要求获得最高速度、最低功耗和最小芯片面积的设计设计方法：利用人机交互式图形编辑系统，由版图设计人员进行版图中各个器件的设计和器件之间的互连设计。特点：对每个晶体管进行电路参数和版图优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。 10.半定制设计方法适用范围：要求成本低、周期短、生产批量比较小的芯片设计设计方法：对门阵列芯片作“单独处理” ，即根据网络的要求，考虑如何进行门的布局和门之间的连线，也就是对用于接触孔和连线的掩膜版（一般为 2~4 层掩膜）进行单独的设计和制作；然后再次进行工艺加工完成芯片的未完工序。
电子科技大学中山学院—2— 厚德博学求是创新
《超大规模集成电路设计方法学导论》授课/张华斌提纲/王嘉达
教材/杨之廉申明授课/张华斌考核方式/日常作业 3 次 10% | 实验上机 5 次 30% 提纲/王嘉达 | 期末笔试 60%

(完整版)集成电路设计复习题及解答

集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。

2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。

（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。

为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。

10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。

11.什么是触发器的建立时间（Setup Time），试画图进行说明。

12.什么是触发器的保持时间（Hold Time），试画图进行说明。

13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。

绪论1、画出集成电路设计与制造的主要流程框架。

2、集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。

《集成电路测试》期末复习题库【附答案】

《集成电路测试》期末复习题库【附答案】（试题按章节分类）【填空】1、切筋成型其实是两道工序：切筋和打弯，通常同时完成。

2、对SMT装配来讲，尤其是高引脚数目框架和微细间距框架器件，一个突出的问题是引脚的非共面性。

3、打码方法有多种，其中最常用的是印码：包括油墨印码(ink marking)和激光印码(Laser Marking)两种。

4、在完成打码工序后，所有器件都要100％进行测试。

这些测试包括一般的目检、老化试验和最终的产品测试。

5、对于连续生产流程，元件的包装形式应该方便拾取，且不需作调整就能够应用到自动贴片机上。

【选择】1、气密性封装是指完全能够防止污染物（液体或固体）的侵入和腐蚀的封装形式，通常用作芯片封装的材料中，能达到所谓气密性封装的只有：金属、陶瓷和玻璃2、金属封装现有的封装形式一般包括平台插入式金属封装、腔体插入式金属封装、扁平式金属封装和圆形金属封装等。

3、根据所使用材料的不同，元器件封装主要分为金属封装、陶瓷封装和塑料封装三种类型。

4、金属封装由于在最严酷的使用条件下具有杰出的可靠性而被广泛用于军事和民用领域。

【讨论】1、各向异性材料、各向同性材料的区别是什么？所有物理性质在不同方向是一样的是各向同性材料，大部分物理性质在不同方向是不一样的是各向异性材料。

2、除氧化铝外，其他陶瓷封装材料有哪些？氮化铝、碳化硅、氧化铍、玻璃陶瓷、钻石等材料。

【填空】6、金属与玻璃之间一般黏着性不佳。

7、控制玻璃在金属表面的湿润能力是形成稳定粘结最重要的技术。

8、玻璃密封材料的选择应与金属材料的种类配合。

9、酚醛树脂、硅胶等热硬化型塑胶为塑料封装最主要的材料。

【选择】5、塑料封装具有低成本、薄型化、工艺较为简单、适合自动化生产等优点。

6、玻璃密封的主要缺点是：强度低、脆性高。

7、通孔插装式安装器件又分为以下几种：（1）塑料双列直插式封装：（2）单列直插式封装（3）塑料针栅封装8、去溢料方法：机械喷沙、碱性电解法、化学浸泡+高压水喷法。

集成电路期末试题及答案

集成电路期末试题及答案Michael Chen2022年1月10日第一部分：选择题1. 集成电路是指（）A. 多个电路板连接在一起B. 多个电子元件连接在一起C. 多个电气设备连接在一起D. 多个电子器件集成在一起答案：D2. 集成电路的分类依据是（）A. 外部尺寸B. 工作原理C. 制造工艺D. 功耗大小答案：C3. 集成电路的封装形式包括（）A. DIPB. SIPC. QFPD. 以上都是E. 以上都不是答案：D4. CMOS是指（）A. 生物科学中的一种病毒B. 一种通信协议C. 一种数字电路设计技术D. 一种模拟电路设计技术答案：C5. 集成电路的发展趋势是（）A. 更小封装B. 更低功耗C. 更高速度D. 以上都是答案：D第二部分：填空题1. 集成电路的最早应用是在（电子计算机）中。

2. 集成电路制造工艺的重要步骤包括薄膜沉积、光刻和（蚀刻）。

3. 集成电路的数字功耗由（开关功耗）和（短路功耗）组成。

4. 集成电路的封装形式除了DIP、SIP、QFP外，还有（BGA）。

5. 集成电路的发展史上的一个重要里程碑是第一个微处理器（Intel 4004）的发布。

第三部分：简答题1. 请简要解释集成电路的概念，并举例说明。

答：集成电路是将多个电子器件（如晶体管、电容器等）集成在一个芯片上的电路。

通过微影工艺在芯片上形成电路连接，实现各种电路功能。

例如，常见的操作放大器、时钟芯片、存储器等都是利用集成电路技术制造的。

2. 请介绍集成电路制造工艺中的薄膜沉积步骤。

答：薄膜沉积是集成电路制造工艺中的重要步骤之一。

它通过在芯片表面上沉积一层薄膜，为后续工艺提供基础。

常用的薄膜沉积工艺包括物理气相沉积（PVD）和化学气相沉积（CVD）。

PVD是通过物理方法将金属或其它物质蒸发或溅射到芯片表面形成薄膜；CVD则是通过化学反应使气相中的化合物在芯片表面沉积。

薄膜沉积可以实现金属导线、绝缘层等结构的形成，为后续的光刻、蚀刻工艺提供基础。

集成电路(全部复习题)

答：①晶体管饱和压降和工作电流的关系
②晶体管的输出曲线
9.集成双极晶体管的寄生效应有哪些？如何改善？
答：①无缘寄生：寄生电阻和电容与PN结和电流通过的路径相关联
②有缘寄生：由基极、集电极、隔离墙、衬底组成的PNP晶体管
改善：①在工艺加工中掺金，增加复合中心数量
②在集电区下设置n+埋层，加大寄生PNP管基区宽度
根据其中要求tr=0.5ns，则τp=0.28ns
又根据τp=CL/KPVDD得KP=7.14×10-4A/V2
因则要求PMOS管宽长比满足：
同理要求NMOS管宽长比满足：
取LN=LP=0.6um则WN=6.9um，WP=14.28um
在画版图时，MOS管的沟道宽度要根据实际情况取整
3.CMOS与NMOS反相器的比较
②CMOS施密特触发器，是一种阈值转换电路，有两个逻辑阈值电平，带来的回滞电压可改善其噪声效果
作用：①作为电平转换的接口电路
②改善输入信号的驱动能力
输出特征：在CMOS集成电路中，用多级反相器构成反相器链
作用：①提高所需要的驱动电流
②使缓冲器的总延迟时间最小
2.ESD保护电路如何产生，怎样保护？
答：ESD指静电释放
③在NPN管收集结上并连一个SBD
10.EM2模型怎么来的？
答：在本征EM模型基础上增加反映寄生效应的元件。
11.晶体管特征频率fT：晶体管交流输出短路共发射极电流增益β（f）=1时的工作频率。
12.无源元件分为：电阻器，电容器，电感器，（互连线）
第四章
反相器的直流噪声容限，开、关门电平分别针对什么？
产生：在VLSI芯片四周环绕有很长的电源线和地线，它们有较大的寄生电阻和电容，使ESD放电时间延迟，造成远离ESD的器件容易受到ESD损伤。

集成电路工艺原理（期末复习资料）

集成电路⼯艺原理（期末复习资料）第⼀章概述1、集成电路：通过⼀系列特定的加⼯⼯艺，将晶体管、⼆极管等有源器件和电阻、电容等⽆源器件，按照⼀定的电路互连，“集成”在⼀块半导体单晶⽚（如Si、GaAs）上，封装在⼀个内，执⾏特定电路或系统功能。

2、特征尺⼨：集成电路中半导体器件能够加⼯的最⼩尺⼨。

它是衡量集成电路设计和制造⽔平的重要尺度，越⼩，芯⽚的集成度越⾼，速度越快，性能越好3、摩尔定律：芯⽚上所集成的晶体管的数⽬，每隔18个⽉就翻⼀番。

4、High-K材料：⾼介电常数，取代SiO2作栅介质，降低漏电。

Low-K 材料：低介电常数，减少铜互连导线间的电容，提⾼信号速度5、功能多样化的“More Than Moore”：指的是⽤各种⽅法给最终⽤户提供附加价值，不⼀定要缩⼩特征尺⼨，如从系统组件级向3D集成或精确的封装级(SiP)或芯⽚级(SoC)转移。

6、IC企业的分类：通⽤电路⽣产⼚；集成器件制造；Foundry⼚；Fabless：IC设计公司；第⼆章：硅和硅⽚的制备7、单晶硅结构：晶胞重复的单晶结构能够制作⼯艺和器件特性所要求的电学和机械性能8、CZ法⽣长单晶硅：把熔化的半导体级硅液体变成有正确晶向，并且被掺杂成n或p型的固体硅锭；9、直拉法⽬的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引⼊；其关键参数：拉伸速率和晶体旋转速度10、区熔法特点：纯度⾼，含氧低；晶圆直径⼩。

第三章集成电路制造⼯艺概况11、亚微⽶CMOS IC 制造⼚典型的硅⽚流程模型第四章氧化12、热⽣长：在⾼温环境⾥，通过外部供给⾼纯氧⽓使之与硅衬底反应，得到⼀层热⽣长的SiO2 。

13、淀积：通过外部供给的氧⽓和硅源，使它们在腔体中⽅应，从⽽在硅⽚表⾯形成⼀层薄膜。

14、⼲氧：Si（固）＋O2（⽓）－> SiO2(固)：氧化速度慢，氧化层⼲燥、致密，均匀性、重复性好，与光刻胶的粘附性好.⽔汽氧化：Si （固）＋H2O （⽔汽）－>SiO2（固）+ H2 （⽓）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。

集成电路复习资料

集成电路复习资料(大国际二班出品)一、名词解释:微电子学:微电子学(Microelectronics)是电子学的一门分支学科,主要是研究电子或离子在固体材料中的运动规律及其应用,并利用它实现信号处理功能的学科。

它以实现电路和系统的集成为目的的。

摩尔定律:摩尔定律是由英特尔(Intel)创始人之一戈登·摩尔(Gordon Moore)提出来的。

其内容为:当价格不变时,集成电路上可容纳的晶体管数目,约每隔18个月便会增加一倍,性能也将提升一倍。

特征尺寸:在集成电路领域,特征尺寸是指半导体器件中的最小尺寸。

在CMOS 工艺中,特征尺寸典型代表为“栅”的宽度,也即MOS器件的沟道长度。

N型半导体:也称为电子型半导体。

N型半导体即自由电子浓度远大于空穴浓度的杂质半导体。

IC(Integrated Circuit):集成电路,缩写为IC;顾名思义,就是把一定数量的常用电子元件,如电阻、电容、晶体管等,以及这些元件之间的连线,通过半导体工艺集成在一起的具有特定功能的电路。

BJT(Bipolar Junction Transistor—BJT):双极结型晶体管的缩写,又常称为双载子晶体管。

它是通过一定的工艺将两个PN结结合在一起的器件,有PNP和NPN 两种组合结构。

MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET):金属-氧化物半导体场效应晶体管,简称金氧半场效晶体管,是一种可以广泛使用在模拟电路与数字电路的场效晶体管。

CMOS(Complementary Metal Oxide Semiconductor):互补金属氧化物半导体,电压控制的一种放大器件。

是组成CMOS数字集成电路的基本单元。

More than Moore:超越摩尔定律也称超摩尔,在无线通信等应用的拉动下,微电子技术不仅按摩尔定律指引的按比例缩小方向发展,逐渐形成了“超摩尔定律”的发展趋势。

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1・集成电路的发展遵循了什么定律？简述集成电路设计流程。

说明版图设计在整个集成电路设计中所起的作用。

答：摩尔定律：集成电路的集成度，即芯片上品体管的数目，毎隔18个刀增加一倍或者毎3年翻两番。

版图设计的作用1、满足电路功能性能指标质量要求2、尽可能节省面积以提咼集成度，降低成本3、尽可能缩短连线，以减少复杂度，缩短吋间，改善可靠性; 2、 (1)集成电路设计方法的种类主要有哪些？(2)名词解释：ASIC 、SOC 、DSP 、HDL 等常见缩写答:(1)全制定设计方法，半制定设计方法，标准单元设计方法，通用单元设计方法，可编程逻辑电路设计方法。

(2) ASIC (Application Specific Intergrated Circuits)专用集成电路：指特定用户要求和特定电子系统的需要而设计、制造的集成电路SOC(System On Chip)系统及芯片、片上系统：指它是一个产品、是一个有专用目标的集成电路, 其中包括完整系统并有嵌入软件的全部内容 DSP (Digital Signal Processing)数字信号处理：是一门涉及许多学科而又广泛应用于许多领域的新兴学科 1IDL(Hardware Description Language)@1件描述语言：指对硕件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言3、 (1)描述多晶硅在CMOS 工艺中所起的基本作用。

(2)假定某材料的方块电阻值为10 Q,电阻的长度为30 pm,宽度为10 pm,该电阻阻值为多少？如果其他条件不变，长度变为25 fim,则该电阻的阻值又是多少？答:(1)多晶硅有着与单晶硅相似的特性，并且其特性可随结晶度与杂质原子的改变而改变。

在MOS 及双极型器件中，多晶硅口J 用来制作栅极、源极与漏极的欧集成电系｛功设系统要求系统划分和功能设直厅为级/寄存渥传输级〔RTL)设计文计流程综合门级仿真•自动布局布线姆接触、基本连线、薄PN结的扩散源、高值电阻等。

数字集成电路期末考试复习考试试题

数字集成电路复习前言：看完后一定要自己默写一遍一. 确定组合逻辑延时最小时的尺寸？page186反相器：1，三输入与非门：5/3，二输入与非门：5/3输出负载是一个电容，其电容为第一级（最小尺寸的反相器）输入电容的5倍，因此该电路的等效扇出为1/5L g F C C ==二.用图解的方法得到电压传输特性曲线求解图中门的阈值电压V TN？三. 一个ＰＭＯＳ管的阈值电压为－０．４Ｖ，计算ＶＳＢ＝２．５Ｖ，20.6TV Φ=−时的阈值电压？Page64四. 绘制ＣＭＯＳ反相器的版图？五.一个ＣＭＯＳ反相器，Ｋr＝１,ＶＤＤ＝５Ｖ,ＶＴＮ＝０.８Ｖ,ＶＴＰ＝－１Ｖ，Ｃｏｘ＝４Ｆ／ｃｍ２，ｕｎ＝５００ｃｍ２／Ｖｓ，ｕｐ＝２００ｃｍ２／Ｖｓ．由逻辑阈值点确定的最大噪声容限为多少？六.根据如下的逻辑关系式合成ＣＭＯＳ逻辑门，画出原理图()=+⋅+F D A B C七.看版图，画原理图八.看图４，分别是什么器件，关键尺寸是多少？并写出详细的分析过程？九.补充内容(1).趋肤效应：与频率有关，高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降。

(2).噪声是指在逻辑节点上不希望发生的电压和电流的变化，一个门的稳态参数衡量的该电路对制造过程中发生偏差和噪声干扰的稳定性。

(3).噪声源的类型：与信号摆幅Vsw成正比的噪声。

它对信号节点的影响用gVsw来表示；固定噪声。

它对信号节点的影响等于fVnf,Vnf是噪声源的幅值，而f是从噪声到信号节点的传递函数。

(4).简述ＣＭＯＳ反相器噪声容限的定义：所谓噪声容限，是指电路在噪声干扰下，逻辑关系发生偏离的最大允许值，若输入信号中混入了干扰，当干扰大过反相器输入电压阈值时，则使原本应该是高电平的输出信号转化翻转为低电平，或使原本应该是低电平的输出信号翻转为高电平。

(5).扇入：一个门的扇入定义为该门输入的数目。

扇出：表示连接到驱动门输出端的负载门的数目N，增加一个门的扇出会影响它的逻辑输出电平。

北京工业大学集成电路期末复习资料2

第一章：填空：1.等比例缩小理论包括恒定电场（CE）等比例缩小定律、恒定电压（CV）等比例缩小定律、准恒定电场（QCE）等比例缩小定律。

名词解释：1.摩尔定律：Intel公司创始人之一Moore预测集成电路的集成度大约是每18个月翻一番，称为摩尔定律。

2.CMOS集成电路要把NMOS和PMOS两种器件做在一个芯片里。

3.CMOS集成电路是利用NMOS 和PMOS的互补性来改善电路性能的，因此叫做CMOS集成电路。

在P型衬底上用N阱工艺制作CMOS集成电路。

第二章：填空：集成电路加工的三个基本操作为：1形成某种材料的薄膜，2在各种材料的薄膜上形成需要的图形，3通过掺杂改变材料的电阻率或杂质类型。

名词解释：闩锁效应：在n阱CMOS中PMOS管的源、漏区通过n阱到衬底形成了寄生的纵向PNP晶体管，而NMOS的源、漏区与P型衬底和n阱形成寄生的横向NPN晶体管。

PNP晶体管的集电极和NPN晶体管的基极通过衬底连接，同时NPN晶体管的集电极通过阱和PNP晶体管的基极相连，从而构成交叉耦合形成的正反馈回路，一旦其中有一个晶体管导通，电流将在两支晶体管之间循环放大，使电流不断加大，最终导致电源和地之间形成极大的电流，并使电源和地之间锁定在一个很低的电压，这就是闩锁效应CMOS版图设计规则：为了保证制作的集成电路合格并保证一定的成品率，不仅要严格控制各种工艺参数，而且要有设计正确合理的版图，在设计版图时必须严格遵守的某些限制称为版图设计规则。

浅沟槽隔离工艺：浅沟槽隔离是采用现代刻蚀技术实现很大的纵横比沟槽，然后采用CVD 方法淀积SiO2从而形成用于隔离的沟槽。

所示为MOS晶体管结构图，请写出图中字母A至F所对应部位的中文名称，并以NMOS 为例简述MOS晶体管的工作原理。

（5分）图 11．请画出电路图并解释N 阱CMOS 结构中的闩锁效应。

(6分)由于N 阱CMO S 结构中的横向寄生NPN 晶体管和纵向寄生PNP 晶体管形成正反馈电路结构，在特定的外部条件下，将发生N 阱CMOS 电路电源和地线之间的低电阻状态，即发生闩锁效应。

集成电路设计基础期末考试复习题

集成电路设计基础期末考试复习题全部复习题均可在教材上找到参考答案1.摩尔定律的容：单位⾯积芯⽚上所能容纳的器件数量，每12-18个⽉翻⼀番。

2.摩尔定律得以保持的途径：特征尺⼨不断缩⼩、增⼤芯⽚⾯积及单元结构的改进。

3.图形的加⼯是通过光刻和刻蚀⼯艺完成的。

4.在场区中，防⽌出现寄⽣沟道的措施：⾜够厚的场氧化层、场区注硼、合理的版图。

5.形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。

6.实际的多路器和逆多路器中输⼊和输出⼀般是多位信息，如果对m个n位数据进⾏选择，则需要n位m选⼀多路器。

7.在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。

8.版图设计规则可以⽤两种形式给出：微⽶规则和λ规则。

9.常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是开发多晶硅技术。

10.要实现四选⼀多路器，应该⽤2位⼆进制变量组成4个控制信号，控制4个数据的选择。

11.摩尔分析了集成电路迅速发展的原因，他指出集成度的提⾼主要是三⽅⾯的贡献：特征尺⼨不断缩⼩、芯⽚⾯积不断增⼤、器件和电路结构的不断改进。

12.缩⼩特征尺⼨的⽬的：使集成电路继续遵循摩尔定律提⾼集成密度；提⾼集成度可以使电⼦设备体积更⼩、速度更⾼、功耗更低；降低单位功能电路的成本，提⾼产品的性能/价格⽐，使产品更具竞争⼒。

13.N阱CMOS主要⼯艺步骤：衬底硅⽚的选择→制作n阱→场区氧化→制作硅栅→形成源、漏区→形成⾦属互连线。

14.解决双极型晶体管纵向按⽐例缩⼩问题的最佳⽅案之⼀，就是采⽤多晶硅发射极结构，避免发射区离⼦注⼊对硅表⾯的损伤。

15.n输⼊与⾮门设计考虑，根据直流特性设计：Kr=KN/KP=n3/2；根据瞬态特性设计：Kr=KN/KP=n。

n输⼊或⾮门设计考虑，根据直流特性设计：Kr=KN/KP=n-3/2；根据瞬态特性设计：Kr= Kr=KN/KP=1/n. 16.CE等⽐例缩⼩定律要求器件的所有⼏何尺⼨，包括横向和纵向尺⼨，都缩⼩k倍；衬底掺杂浓度增⼤K倍；电源电压下降K倍。