(完整版)第三章存储系统习题参考答
第3章习题答案
第3章习题答案习题31. Cache－主存存储系统和主存－辅存存储系统有何不同？2. SRAM和DRAM的主要差别是什么？3. 假设某存储器具有32位地址线和32位数据线，请问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由1M×8位SRAM芯片组成，需要多少片？4. 某32位计算机系统采用半导体存储器，其地址码是32位，若使用4M×8位的DRAM芯片组成64MB主存，并采用内存条的形式，问：（1）若每个内存条为4M×32位，共需要多少内存条？（2）每个内存条内共有多少片DRAM芯片？（3）主存需要多少DRAM芯片？5. 一个512K×16的存储器，由64K×1的2164 DRAM芯片构成（芯片内是4个128×128结构），问：（1）共需要多少个DRAM芯片？（2）若采用分散式刷新方式，单元刷新间隔不超过2ms，则刷新信号的周期是多少？（3）若采用集中式刷新方式，读写周期为0.1μs，存储器刷新一遍最少用多少时间？6. 某主存系统中，其地址空间0000H～1FFFH为ROM区域，ROM芯片为8K×8位，从地址6000H开始，用8K×4位的SRAM芯片组成一个16K×8位的RAM区域，假设RAM芯片有和信号控制端。
CPU地址总线为A15～A0，数据总线为D7～D0，读/写控制信，访存允许信号为，要求：号为R/（1）写出地址译码方案；（2）画出主存与CPU的连接图。
7. 设主存储器容量为64M字，字长为64位，模块数m=8，分别用顺序方式和交叉方式进行组织。
主存储器的存储周期T=100ns，数据总线宽度为64位，总线传送周期τ=50ns。
若按地址顺序连续读取16个字，问顺序存储器和交叉存储器的带宽各是多少？8. 设某计算机访问一次主存储器的时间如下：传送地址需1个时钟周期，读/写需4个时钟周期，数据传送1个时钟周期，采用下述主存结构按地址顺序连续读取16个字的数据块，各需多少时钟周期？（1）单字宽主存，一次只能读/写1个字。
(完整版)存储器习题及参考答案
习题四参考答案1．某机主存储器有16位地址，字长为8位。
（1）如果用1k×4位的RAM芯片构成该存储器，需要多少片芯片？（2）该存储器能存放多少字节的信息？（3）片选逻辑需要多少位地址？解：需要存储器总容量为：16K×8位，故，（1）需要1k×4位的RAM芯片位32片。
（2）该存储器存放16K字节的信息。
（3）片选逻辑需要4位地址。
2. 用8k×8位的静态RAM芯片构成64kB的存储器，要求：（1）计算所需芯片数。
（2）画出该存储器组成逻辑框图。
解：（1）所需芯片8片。
（2）逻辑图为：3. 用64k×1位的DRAM芯片构成256k×8位存储器，要求：（1）画出该存储器的逻辑框图。
（2）计算所需芯片数。
（3）采用分散刷新方式，如每单元刷新间隔不超过2ms，则刷新信号周期是多少？如采用集中刷新方式，存储器刷新一遍最少用多少读/写周期？解：（1）（2）所需芯片为32片。
（3）设读写周期为0.5微妙，则采用分散式刷新方式的刷新信号周期为1微妙。
因为64K ×1的存储矩阵是由四个128×128的矩阵构成，刷新时4个存储矩阵同时对128个元素操作，一次刷新就可完成512个元素，整个芯片只有128次刷新操作就可全部完成。
所以存储器刷新一遍最少用128个读/写周期。
4. 用8k×8位的EPROM芯片组成32k×16位的只读存储器，试问：（1）数据寄存器多少位？（2）地址寄存器多少位？（3）共需多少个EPROM芯片？（4）画出该只读存储器的逻辑框图？解：因为只读存储器的容量为：32k×16，所以：（1）数据寄存器16位。
（2）地址寄存器15位。
（3）共需8个EPROM芯片？（4）逻辑框图为：5. 某机器中，已经配有0000H～3FFFH的ROM区域，现在再用8k×8位的RAM芯片形成32k ×8位的存储区域，CPU地址总线为A0～A15，数据总线为D0～D7，控制信号为R/W（读/写）、MREQ（访存），要求：（1）画出地址译码方案。
(完整版)计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条?(2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条?解：(1) 共需内存条条4641664226=⨯⨯M (2) 每个内存条内共有个芯片32846416=⨯⨯M M (3) 主存共需多少个RAM 芯片， 共有4个内存条，1288464648464226=⨯⨯=⨯⨯M M M 故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用个芯片，其中每4片为一组构成16K ×32位——进行字长位16448163264=⨯=⨯⨯K K数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机组成原理习题 第三章
第三章一．填空题1.在多级存储体系中，cache的主要功能是，虚拟存储器的主要功能是。
2.SRAM靠存储信息，DRAM靠存储信息。
存储器需要定时刷新。
3.动态半导体存储器的刷新一般有、和。
4.一个512KB的存储器，其地址线和数据线的总和是。
5.若RAM芯片里有1024个单元，用单译码方式，地址译码器有条输出线；用双译码方式，地址译码器有条输出线。
6.高速缓冲存储器中保存的信息是主存信息的。
7.主存、快速缓冲存储器、通用寄存器、磁盘、磁带都可用来存储信息，按存取时间由快至慢排列，其顺序是。
8. 、和组成三级存储系统，分级的目的是。
9.动态半导体存储器的刷新一般有和两种方式，之所以刷新是因为。
10.用1K×1位的存储芯片组成容量为64K×8位的存储器，共需片，若将这些芯片分装在几块板上，设每块板的容量为4K×8 位，则该存储器所需的地址码总位数是，其中位用于选板，位用于选片，位用于存储芯片的片内地址。
11.最基本的数字磁记录方式、、、、、和六种。
12.缓存是设在和之间的一种存储器，其速度匹配，其容量与有关。
13.Cache是一种存储器，用来解决CPU与主存之间不匹配的问题。
现代的Cache可分为和两级，并将和分开设置。
14.计算机系统中常用到的存储器有：（1）SRAM，（2）DRAM，（3）Flash，（4）EPROM，（5）硬盘存储器，(6)软盘存储器。
其中非易失的存储器有：具有在线能力的有；可以单字节修改的有：可以快速读出的存储器包括。
15.反映存储器性能的三个指标是、、和，为了解决这三方面的矛盾，计算机采用体系结构。
16.存储器的带宽是指，如果存储周期为T M，存储字长为n位则存储器带宽位，常用的单位是或。
为了加大存储器的带宽可采用、和。
17.一个四路组相联的Cache共有64块，主存共有8192块，每块32个字。
则主存地址中的主存字块标记为位，组地址为位，字块内地址为位。
(蔡老师提供)第3章 多层次的存储器习题参考答案
第3章 多层次的存储器习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
第三章习题与思考题参考答案
习题与思考题3-8 按要求写出相应的指令。
（1）把寄存器R6的内容送到累加器A中。
（2）把外部RAM 1000H单元的内容传送到内部RAM 30H单元中。
（3）清除内部RAM 3FH 单元的高4位。
（4）使累加器A的最低位置1。
（5）清除进位位。
（6）使ACC.4和ACC.5置1。
（7）把外部ROM 2000H单元中的内容送到内部RAM的20H单元中。
（8）把外部ROM 2000H单元中的内容送到外部RAM的3000H单元中。
答案：（1）MOV A,R6（2）MOV DPTR,#1000HMOVX A,@DPTRMOV R0,#30HMOV @R0,A（3）ANL 3FH,#0FH（4）ORL A,#01H（5）CLR C（6）ORL A,#30H（7）CLR AMOV DPTR,#2000HMOVC A,@A+DPTRMOV 20H,A（8）CLR AMOV DPTR,#2000HMOVC A,@A+DPTRMOV DPTR,#3000HMOVX @DPTR,A3-10 编写程序段完成如下要求。
（1）将寄存器R0中的内容乘以10（积小于256）。
（2）将片内RAM 30H单元开始的15个字节的数据传送到片外RAM 3000H开始的单元中。
（3）将片外RAM 2000H开始的5个字节的数据传送到片内RAM 20H开始的单元中。
（4）有10个字节的二进制数存放在片内RAM以40H开始的单元内，编程找出其中的最大值并存于内部50H单元中。
（5）将片外RAM空间2000H~200AH中的数据的高4位变零，低4位不变，原址存放。
（6）将外部RAM 2040H单元的内容与3040H单元的内容互换。
答案：(1) MOV B,#0AHMOV A,R0MUL ABMOV R0,A(2) ORG 0000HMOV R0,#30HMOV DPTR,#3000HMOV R7,#0FHLOOP: MOV A,@R0MOVX @DPRT,AINC R0INC DPTRDJNZ R7,LOOPSJMP $END(3) MOV DPTR,#2000HMOV R0,#20HMOV R7,#05HLOOP: MOVX A,@DPTRMOV @R0,AINC R0INC DPTRDJNZ R7,LOOPEND(4) ORG 0000HMOV A,40H;A寄存器放最大值，且初始化最大值（默认第一个数）MOV R3,#09H；比较次数MOV R0,#41HSTART: CJNE A,@R0,LOOPLOOP: JNC LOOP1；如果比A小，则跳转到LOOP1MOV A,@R0；如果比A大，则更新A的值LOOP1: INC R0DJNZ R3 STARTMOV 50H,ASJMP $END(5) MOV DPTR,#20000HMOV R1,#0BHLOOP: MOVX A,@DPTRANL A,#0FHMOVX @DPTR,AINC DPTRDJNZ R1,LOOPSJMP $(6) MOV DPTR,#2040HMOVX A,@DPTRMOV R0,#20HMOV @R0,AMOV DPTR,#3040HMOVX A,@DPTRXCH @R0,AMOVX @DPTR AMOV A,@R0MOV DPTR,#2040HMOVX @DPTR,A3-15 设有一带符号的十六位数以补码形式存放在R2、R3寄存器中，试编制求其原码的程序。
计算机系统结构-第三章(习题解答)
计算机系统结构-第三章(习题解答)1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
假设对存储器的访问次数为5，缓冲块的大小为m 。
那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。
计算机组成原理前3章课后习题参考答案-
白中英第五版计算机组成原理课后习题参考答案第一章计算机系统概述4、冯•诺依曼型计算机的主要设计思想是什么它包括哪些主要组成部分答：冯•诺依曼型计算机的主要设计思想是存储程序和程序控制，其中存储程序是指将程序和数据事先存放到存储器中，而程序控制是指控制器依据存储的程序来控制全机协调地完成计算任务。
总体来讲，存储程序并按地址顺序执行，这就是冯•诺依曼型计算机的主要设计思想。
5、什么是存储容量什么是单元地址什么是数据字什么是指令字答：见教材P8和P10。
7、指令和数据均存放在内存中，计算机如何区分它们是指令还是数据答：见教材P10。
第二章运算方法和运算器】1、写出下列各整数的原码、反码、补码表示（用8位二进制数）。
3、有一个字长为32位的浮点数，符号位1位，阶码8位，用移码表示，尾数23位，用补码表示，基数为2，请写出：（1）最大数的二进制表示阶码用移码表示，题中并未说明具体偏移量，故此处按照移码的定义，即采用偏移量为27=128，则此时阶码E的表示范围为0000 0000~1111 1111，即0~255，则在上述条件下，浮点数为最大数的条件如下：所以最大数的二进制表示为：0 1111 1111 1111 1111 1111 1111 1111 1111 111对应十进制真值为：+（1-2-23）×2127（2）最小数的二进制表示浮点数为最小数的条件如下：所以最小数的二进制表示为：1 1111 1111 0000 0000 0000 0000 0000 000对应十进制真值为：-1×2127（3）规格化数所表示数的范围规格化要求尾数若为补码表示，则符号位和最高有效位符号必须不同。
（A）浮点数为最大正数的条件如下：所以最大正数的二进制表示为：0 1111 1111 1111 1111 1111 1111 1111 1111 111 对应十进制真值为：+（1-2-23）×2127（B）浮点数为最小正数的条件如下：所以最小正数的二进制表示为：0 0000 0000 1000 0000 0000 0000 0000 000对应十进制真值为：+2-1×2-128=+2-129（C）浮点数为最大负数的条件如下：所以最大负数的二进制表示为：0 0000 0000 0111 1111 1111 1111 1111 111对应十进制真值为：-（2-1+2-23）×2-128（D）浮点数为最小负数的条件如下：所以最小负数的二进制表示为：0 0000 0000 0000 0000 0000 0000 0000 000对应十进制真值为：-1×2127所以，规格化数所表示数的范围如下：正数+2-129~+（1-2-23）×2127负数-2127 ~-（2-1+2-23）×2-1284、将下列十进制数表示成IEEE754标准的32位浮点规格化数。
华南理工2017【计算机组成原理】随堂练习
9.设寄存器内容为11111111，若它等于+127，则机器码为（）表示。
A、原码B、补码C、反码D、移码
参考答案：D
10.8位原码能表示的不同数据有（）个。
A、15 B、16 C、255 D、256
参考答案：C
11.下列关于奇偶校验码错误的描述是（）。
A、只能发现奇数位错B、无纠错能力
参考答案：C
4.在机器数的四种表示方法中，（）对0的表示有两种形式。
A、原码和反码B、原码和补码C、反码和补码D、补码和移码
参考答案：A
5.n位定点补码表示的最大值是（）。
A、2的n次方B、2的n次方-1 C、2的n-1次方D、2的n-1次方再-1
参考答案：B
6.将用8位二进制补码表示的十进制数-121，扩展成16位二进制补码，结果用十六进制表示为（）。
参考答案：B
3.在指令格式中采用扩展码设计方案是为了（）。
A、减少指令字长度B、增加指令字长度C、保持指令字长度不变而增加指令操作的数量
D、保持指令字长度不变而增加寻址空间
参考答案：C
4.某计算机存储器按字（16位）编址，每取出一条指令后PC值自动加1，说明其指令长度是（）。
A、1个字节B、2个字节C、3个字节D、4个字节
A、原码B、补码和移码C、补码D、补码和反码
参考答案：B
2.二进制数-101101B的补码是（）。
A、11001011B B、11010011B C、11010110B D、11110111B
参考答案：B
3.在补码表示的机器中若寄存器A中存放数9EH，经过一次（）运算它可以变为CFH。
A、算术左移B、逻辑左移C、算术右移D、逻辑右移
计算机组成原理课后习题参考答案
计算机组成原理答案第一章计算机系统概论1．比较数字计算机和模拟计算机的特点。
解：模拟计算机的特点：数值由连续量来表示，运算过程是连续的；数字计算机的特点：数值由数字量（离散量）来表示，运算按位进行。
两者主要区别见P1 表1.1。
2．数字计算机如何分类？分类的依据是什么？解：分类：数字计算机分为专用计算机和通用计算机。
通用计算机又分为巨型机、大型机、中型机、小型机、微型机和单片机六类。
分类依据：专用和通用是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。
通用机的分类依据主要是体积、简易性、功率损耗、性能指标、数据存储容量、指令系统规模和机器价格等因素。
4．冯. 诺依曼型计算机的主要设计思想是什么？它包括哪些主要组成部分？解：冯. 诺依曼型计算机的主要设计思想是：存储程序和程序控制。
存储程序：将解题的程序（指令序列）存放到存储器中；程序控制：控制器顺序执行存储的程序，按指令功能控制全机协调地完成运算任务。
主要组成部分有：（控制器、运算器）（CPU的两部分组成）、存储器、输入设备、输出设备（I/O设备）。
5．什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？解：存储容量：指存储器可以容纳的二进制信息的数量，通常用单位KB、MB、GB来度量，存储容量越大，表示计算机所能存储的信息量越多，反映了计算机存储空间的大小。
单元地址：简称地址，在存储器中每个存储单元都有唯一的地址编号，称为单元地址。
数据字：若某计算机字是运算操作的对象即代表要处理的数据，则称数据字。
指令字：若某计算机字代表一条指令或指令的一部分，则称指令字。
6．什么是指令？什么是程序？解：指令：计算机所执行的每一个基本的操作。
程序：解算某一问题的一串指令序列称为该问题的计算程序，简称程序。
7．指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？解：一般来讲，在取指周期中从存储器读出的信息即指令信息；而在执行周期中从存储器中读出的信息即为数据信息。
计算机系统结构第三章（习题解答）
1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？是多少？⑸ 对于⑷中的命中率实际上很难达到，对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
采用一种缓冲技术来解决这个问题。
当访问当访问M 1不命中时，不命中时，把包括被访问数把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：答：⑴ 整个存储系统的每千字节平均成本为：整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++´=+´+´=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：为：2t )h 1(1t hta´-+´=⑶r)h 1(h 1t )h 1(t h t t t e 211a1´-+=´-+´==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
计算机系统结构-第三章(习题解答)
⑷
方式1：16个模块高位交叉
方式2：16个模块并行访问
方式3：16个模块低位交叉
注意：并行访问存储器和低位交叉访问存储器很相象，只不过，并行访问存储器使用存储模块号（存储体号）来对已经输出的结果进行选择，而低位交叉访问存储器则用来生成对存储模块（存储体）的片选信号，他通过流水的方式来提高访问的速度。
前者用一套存储器控制电路，后者用多套（与交叉模块数相等）存储器控制电路。
方式4：2路高位交叉8路低位交叉
方式5：4路高位交叉4路低位交叉
方式6：4路并行访问4路低位交叉
结论：Cache的命中率与地址流分布情况、替换算法、相联度等因素有关。
⑻
Cache命中率为：H=15/16=93.75%。
(完整版)《数据库原理及应用》课后习题参考答案解析
《数据库原理与应用》课后习题参考答案第一章作业参考答案1. 单选题 C C D B C2. 判断题对错错错对3填空题网状模型用户商业智能数据挖掘系统设计4简答题1）数据模型是指描述事物对象的数据组成、数据关系、数据约束的抽象结构及其说明。
数据模型是指描述事物对象的数据组成、数据关系、数据约束的抽象结构及其说明。
数据模型是指描述事物对象的数据组成、数据关系、数据约束的抽象结构及其说明。
3）数据约束：用于描述数据结构中数据之间的语义联系、数据之间的制约和依存关系，以及数据动态变化的规则。
主流数据库采用关系图模型。
数据库典型数据模型：层次数据模型网状数据模型关系数据模型其它数据模型（如对象数据模型、键值对数据模型、列式数据模型。
）2）数据库——是一种依照特定数据模型组织、存储和管理数据的文件，数据库文件一般存放在辅助存储器以便长久保存。
数据库具有如下特点：数据不重复存放；提供给多种应用程序访问；数据结构独立于使用它的应用程序；对数据增、删、改、检索由统一软件进行管理和控制。
3）数据库(Database)是一种依照特定模型组织、存储和管理数据的数据结构。
在数据库中，不仅存放了数据，而且还存放了数据与数据之间的关系。
数据库内部元素：用户表：用户在数据库中创建的数据库表；系统表：数据库中系统自带的数据库表；视图：数据库中用于对数据进行查询的虚拟表；索引：数据库中用于加快数据查询的索引项；约束：数据库中对数据、数据关系施加的规则；存储过程：数据库内部完成特定功能处理的程序；触发器：数据库内部因数据变化自动执行的一类存储过程等等4）数据库系统包括：用户、数据库应用程序、数据库管理系统和数据库四个组成要素。
5）数据库管理系统（Database Manage System，DBMS ）——是一种专门用来创建数据库、管理数据库、维护数据库，并提供对数据库访问的系统软件。
数据库管理系统（DBMS）主要功能：创建数据库和表; 创建支持结构,如索引等; 读取数据库数据 ; 修改数据库数据; 维护数据库结构; 执行规则; 并发控制; 提供安全性;执行备份和恢复等等第二章作业参考答案1 单选题 C B D A A2. 判断题对对错对错3填空题全外连接数据约束候选键用户定义完整性4简答题外码键1）在关系模型中，使用“关系”来存储“实体”中的数据。
最新存储系统答案-4PPT课件
讨论： 1）选片：当采用字扩展和位扩展所用芯片一
样多时，选位扩展。 理由：字扩展需设计片选译码，较麻烦，而位
扩展只需将数据线按位引出即可。 本题如选用2K×8 ROM，则RAM也应选
2K×8的。否则片选要采用二级译码，实现较麻烦。 当需要RAM、ROM等多种芯片混用时，应尽
量选容量等外特性较为一致的芯片，以便于简化 连线。
解： 存储基元总数 = 64K × 8位
= 512K位 = 219位； 思路：如要满足地址线和数据线总
和最小，应尽量把存储元安排在字向， 因为地址位数和字数成2的幂的关系， 可较好地压缩线数。
设地址线根数为a，数据线根数为b， 则片容量为：2a × b = 219；b = 219-a； 若a = 19，b = 1，总和 = 19+1 = 20；
最好的异步刷新方式。
10. 半导体存储器芯片的译码驱动 方式有几种？
解：半导体存储器芯片的译码驱动 方式有两种：线选法和重合法。
线选法：地址译码信号只选中同一 个字的所有位，结构简单，费器材；
重合法：地址分行、列两部分译码，
行、列译码线的交叉点即为所选单元。 这种方法通过行、列译码信号的重合来 选址，也称矩阵译码。可大大节省器材 用量，是最常用的译码驱动方式。
（注：将存储器分成若干个容量相等的区 域，每一个区域可看做一个页面。）
解：设采用SRAM芯片， 总片数 = 64K × 8位 / 1024 × 4位
= 64 × 2 = 128片 题意分析：本题设计的存储器结构上
分为总体、页面、组三级，因此画图时也 应分三级画。首先应确定各级的容量：
页面容量 = 总容量 / 页面数 = 64K × 8位 / 4 = 16K × 8位；
计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为16M ×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条? 解：(1) 共需条4641664226=⨯⨯M 内存条 (2) 每个内存条内共有32846416=⨯⨯M M 个芯片(3) 主存共需多少1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片， 共有4个内存条，故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用16448163264=⨯=⨯⨯K K 个芯片，其中每4片为一组构成16K ×32位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D 0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机系统结构 第三章(习题解答)分析
1. 什么是存储系统？对于一个由两个存储器M 1和M 2构成的存储系统，假设M1的命中率为h ，两个存储器的存储容量分别为s 1和s 2，存取时间分别为t 1和t 2，每千字节的成本分别为c 1和c 2。
⑴ 在什么条件下，整个存储系统的每千字节平均成本会接近于c 2？ ⑵ 该存储系统的等效存取时间t a 是多少？⑶ 假设两层存储器的速度比r=t 2/t 1，并令e=t 1/t a 为存储系统的访问效率。
试以r 和命中率h 来表示访问效率e 。
⑷ 如果r=100，为使访问效率e>0.95，要求命中率h 是多少？⑸ 对于⑷中的命中率实际上很难达到，假设实际的命中率只能达到0.96。
现在采用一种缓冲技术来解决这个问题。
当访问M 1不命中时，把包括被访问数据在内的一个数据块都从M 2取到M 1中，并假设被取到M 1中的每个数据平均可以被重复访问5次。
请设计缓冲深度（即每次从M 2取到M 1中的数据块的大小）。
答：⑴ 整个存储系统的每千字节平均成本为：12s 1s 2c 2s 1s 1c 2s 1s 2s 2c 1s 1c c ++⨯=+⨯+⨯=不难看出：当s1/s2非常小的时候，上式的值约等于c2。
即：s2>>s1时，整个存储器系统的每千字节平均成本会接近于c2。
⑵ 存储系统的等效存取时间t a 为：2t )h 1(1t h t a ⨯-+⨯=⑶r)h 1(h 1t )h 1(t h t t t e 211a 1⨯-+=⨯-+⨯==⑷ 将数值代入上式可以算得：h>99.95% ⑸通过缓冲的方法，我们需要将命中率从0.96提高到0.9995。
假设对存储器的访问次数为5，缓冲块的大小为m 。
那么，不命中率减小到原来的1/5m ，列出等式有：m596.0119995.0--= 解这个方程得：m=16，即要达到⑷中的访问效率，缓冲的深度应该至少是16（个数据单位）。
2. 要求完成一个两层存储系统的容量设计。
计算机系统第三章答案
习题3．参考答案：（1）后缀：w，源：基址+比例变址+偏移，目：寄存器（2）后缀：b，源：寄存器，目：基址+偏移（3）后缀：l，源：比例变址，目：寄存器（4）后缀：b，源：基址，目：寄存器（5）后缀：l，源：立即数，目：栈（6）后缀：l，源：立即数，目：寄存器（7）后缀：w，源：寄存器，目：寄存器（8）后缀：l，源：基址+变址+偏移，目：寄存器4．参考答案：（1）源操作数是立即数0xFF，需在前面加‘$’（2）源操作数是16位，而长度后缀是字节‘b’，不一致（3）目的操作数不能是立即数寻址（4）操作数位数超过16位，而长度后缀为16位的‘w’（5）不能用8位寄存器作为目的操作数地址所在寄存器（6）源操作数寄存器与目操作数寄存器长度不一致（7）不存在ESX寄存器（8）源操作数地址中缺少变址寄存器5．参考答案：6．参考答案：（1）xptr、yptr和zptr对应实参所存放的存储单元地址分别为：R[ebp]+8、R[ebp]+12、R[ebp]+16。
（2）函数func的C语言代码如下：void func(int *xptr, int *yptr, int *zptr){int tempx=*xptr;int tempy=*yptr;int tempz=*zptr;*yptr=tempx;*zptr = tempy;*xptr = tempz;}7．参考答案：（1）R[edx]=x（2）R[edx]=x+y+4 （3）R[edx]=x+8*y （4）R[edx]=y+2*x+12 （5）R[edx]=4*y （6）R[edx]=x+y 8．参考答案：（1）指令功能为：R[edx]←R[edx]+M[R[eax]]=0x 00000080+M[0x8049300]，寄存器EDX 中内容改变。
改变后的内容为以下运算的结果：00000080H+FFFFFFF0H因此，EDX 中的内容改变为0x00000070。
计算机系统结构_第三章练习答案
计算机系统结构_第三章练习答案第三章练习题（1）一、单项选择题在下面各题的4个备选答案中，只有一个答案是正确的，请把正确答案的标号（A~D）填入题后面的括号中。
1．程序员编写程序时使用的访存地址是（）。
A．物理地址B．有效地址C．逻辑地址D．主存地址2．虚拟存储器通常采用的地址映像是（D ）。
A．全相联、组相联和直接映像B．直接映像C．组相联映像D．全相联映像3．不属于堆栈型替换算法是（）。
A．近期最少使用替换算法B．先进先出替换算法C．最优替换算法D．近期最久未使用替换算法4.确保提高虚拟存储器的主存命中率的途径是（）。
A．采用LFU替换算法并增大页面数B．采用FIFO替换算法并增大页面C．采用FIFO替换算法并增大页面数D．采用LRU替换算法并增大页面5.虚拟存储器主要是为了解决（）问题。
A．便于程序的“访存操作”B．扩大存储系统的容量和提高存储系统的速度C．提高存储系统的速度D．扩大存储系统的容量6.与虚拟存储器的等效访问速度无关的是（）。
A．辅存的容量B．主存的容量C．页面替换算法D．访存页地址流二、填空题1．使二级存储系统的等效访问速度接近于第一级存储器访问速度的依据是程序的（局部性原理），它包括（时间局部性）和（空间局部性）两个方面。
2．程序的空间局部性是指程序通常是（顺序）存储和执行的，程序使用的数据通常是（簇聚或集中）存储的。
3．假设T1和T2分别是CPU访问到M1和M2中信息所需要的时间，H为命中M1的概率，则由M1和M2构成的二级存储系统的等效访问时间应当表示为（H*T1+(1-H)*T2）。
4．存储器速度性能可以采用存储器的（频宽）衡量，它是存储器单位时间能够访问的信息量。
5．虚拟存储器的存储管理方式有（页式）、（段式）和（段页式）三种。
6．页式虚拟存储器把（程序“虚拟”）空间和（主存储器“物理实”）空间都分成相同大小的页。
7．当两个虚拟空间的页面要求装入同一个主存页面的位置，称为（实页冲突或页面争用）。
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3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：
(1)画出该存储器的组成逻辑框图。
(2)设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
解：（1）组成64K×32位存储器需存储芯片数为
N=（64K/16K）×（32位/8位）=16（片）
每4片组成16K×32位的存储区，有A
13-A
0作为片内地址，用A
15 A
14经2：4译码器产生片选信号，逻辑框图如下所示：（2）依题意，采用异步刷新方式较合理，可满足CPU在1μS内至少访问内存一次的要求。
设16K×8位存储芯片的阵列结构为128行×128列，按行刷新，刷新周期
T=2ms，则异步
刷新的间隔时间为：
则两次刷新的最大时间间隔发生的示意图如下
可见，两次刷新的最大时间间隔为ｔ
ｍａｘ
ｔ
ｍａｘ＝15.5-0.5=15 (μS)
对全部存储单元刷新一遍所需时间为t
t
R＝0.5×128=64(μS)
7．某机器中，已知配有一个地址空间为0000H-3FFFH的ROM区域。
现在再用一个RAM芯片(8K×8)形成40K×16位的RAM区域，起始地址为6000H,假定RAM芯片有
总线为D
15-D
0，控制信号为R/和
信号控制端。
CPU的地址总线为A
15-A
0，数据(读/写)，(访存)，要求：
（1）画出地址译码方案。
（2）将ROM与RAM同CPU连接。
解：（1）依题意，主存地址空间分布如右图所示，可选用2片
27128(16K×8位)的EPROM作为ROM区；10片的8K×8位RAM片组成40K×16位的RAM区。
27128需14位片内地址，而RAM需13位
片内地址，故可用A15-A13三位高地址经译码产生片选信号,方案如下:（2）
9．CPU执行一段程序时, cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均访问时间。
解：先求命中率h
c/(n
c+n
m)＝2420÷(2420＋80)＝0.968
则平均访问时间为t
a
t
a＝0.968×40＋(1-0.968) ×240＝46.4(ns) r ＝240÷40＝6
cache/主存系统的效率为e
e＝1/[r＋(1－r)×0.968]＝86.2％。