PCI-E的高速PCB布线规则
PCI-E的高速PCB布线规则
PCI-E的高速PCB布线规则PCI-E 布线规则1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。
2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离、差分对和所有非PCIE信号的距离是20MIL，以减少有害串扰的影响和电磁干扰（EMI）的影响。
芯片及PCIE信号线反面避免高频信号线，最好全GND）。
3、差分对中2条走线的长度差最多5MIL。
2条走线的每一部分都要求长度匹配。
差分线的线宽7MIL，差分对中2条走线的间距是7MIL。
4、当PCIE信号对走线换层时，应在靠近信号对过孔处放置地信号过孔，每对信号建议置1到3个地信号过孔。
PCIE差分对采用25/14的过孔，并且两个过孔必须放置的相互对称。
5、PCIE需要在发射端和接收端之间交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称且要摆放在靠近金手指这边，电容值推荐为0.1uF，不允许使用直插封装。
6、SCL等信号线不能穿越PCIE主芯片。
合理的走线设计可以信号的兼容性，减小信号的反射和电磁损耗。
PCI-E 总线的信号线采用高速串行差分通信信号，因此，注重高速差分信号对的走线设计要求和规范，确保PCI-E 总线能进行正常通信。
PCI-E是一种双单工连接的点对点串行差分低电压互联。
每个通道有两对差分信号：传输对Txp/Txn，接收对Rxp/Rxn。
该信号工作在2.5 GHz并带有嵌入式时钟。
嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。
随着PCI-E串行总线传输速率的不断增加，降低互连损耗和抖动预算的设计变得格外重要。
在整个PCI-E背板的设计中，走线的难度主要存在于PCI-E 的这些差分对。
图1提供了PCI-E高速串行信号差分对走线中主要的规范，其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式，其中以图中A所示的对称管脚方式扇入扇出效果最好，D为较好方式，B和C为可行方式。
高速PCB信号走线的九条规则
高速PCB信号走线的九条规则
规则一：高速信号走线屏蔽规则
在高速的PCB 设计中，时钟等关键的高速信号线，走线需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都会造成EMI 的泄漏。
建议屏蔽线，每
1000mil，打孔接地。
规则二：高速信号的走线闭环规则
由于PCB 板的密度越来越高，很多PCB LAYOUT 工程师在走线的过程中，很容易出现一种失误，即时钟信号等高速信号网络，在多层的PCB 走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI 的辐射强度。
规则三：高速信号的走线开环规则
规则二提到高速信号的闭环会造成EMI 辐射，然而开环同样会造成EMI 辐射。
时钟信号等高速信号网络，在多层的PCB 走线的时候一旦产生了开环的结果，将产生线形天线，增加EMI 的辐射强度。
规则四：高速信号的特性阻抗连续规则
高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI 的辐射。
也就是说，同层的布线的宽度必须连续，不同层的走线阻抗必须
连续。
规则五：高速PCB 设计的布线方向规则
相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI 辐射。
简而言之，相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线
间的串扰。
(完整word版)PCI-E的高速PCB布线规则
PCI-E 布线规则1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。
2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离、差分对和所有非PCIE信号的距离是20MIL，以减少有害串扰的影响和电磁干扰（EMI）的影响。
芯片及PCIE信号线反面避免高频信号线，最好全GND）。
3、差分对中2条走线的长度差最多5MIL。
2条走线的每一部分都要求长度匹配。
差分线的线宽7MIL，差分对中2条走线的间距是7MIL。
4、当PCIE信号对走线换层时，应在靠近信号对过孔处放置地信号过孔，每对信号建议置1到3个地信号过孔。
PCIE差分对采用25/14的过孔，并且两个过孔必须放置的相互对称。
5、PCIE需要在发射端和接收端之间交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称且要摆放在靠近金手指这边，电容值推荐为0.1uF，不允许使用直插封装。
6、SCL等信号线不能穿越PCIE主芯片。
合理的走线设计可以信号的兼容性，减小信号的反射和电磁损耗。
PCI-E 总线的信号线采用高速串行差分通信信号，因此，注重高速差分信号对的走线设计要求和规范，确保PCI-E 总线能进行正常通信。
PCI-E是一种双单工连接的点对点串行差分低电压互联。
每个通道有两对差分信号：传输对Txp/Txn，接收对Rxp/Rxn。
该信号工作在2.5 GHz并带有嵌入式时钟。
嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。
随着PCI-E串行总线传输速率的不断增加，降低互连损耗和抖动预算的设计变得格外重要。
在整个PCI-E背板的设计中，走线的难度主要存在于PCI-E的这些差分对。
图1提供了PCI-E高速串行信号差分对走线中主要的规范，其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式，其中以图中A所示的对称管脚方式扇入扇出效果最好，D为较好方式，B和C 为可行方式。
PCIE 布线规范
1.IntroductionAs system operation speeds are increasing, PCB layout is becoming increasingly complex. A successful high-speed layout / PCB need to integrate the IC’s and other peripherals / components effectively into a single design. MCS9901 has PCIe, Serial, Parallel, ISA & USB interfaces and utilize fast I/O pins with edge rates that are less than a hundred picoseconds.As Fast edge rates can contribute to noise generation, signal reflection, cross-talk and ground bounce; System designers must be careful in handling these issues during PCB layout design.This document provides generic layout guidelines for MCS9901 based products. PCIe to4 Serial evaluation board design used as an example to detail the guidelines below.2. PCB Overview2.1.1. PCB DetailsFigure 1a is the Top side of the MCS9901 4Serial Board. Most of the components areplaced on the Top side of the PCB. Supply decoupling capacitors used on the bottom side to arrive at small form factor. Customers wishing to have components only of topside for process & cost reasons can do so, with appropriate layout.Figure 1a - Top Side View of MCS9901-4S-EVBFigure 1b Top Side View - Component Placement MCS9901-4S-EVB2.2Components PlacementA. MCS9901 ASICB. 12 MHz CRYSTALC. SERIAL PORTSyout GuidelinesThis layout guide discusses the important issues and provide guidelines for successful,effective pcb designs using MCS9901.• PCIe_REFCLKP &PCIe_REFCLKN, PCIe_TXP & PCIe_TXN, PCIe_RXP & PCIe_RXN are the 3 differential pairs to be routed from PCIe edge connector toMCS9901 ASIC with 100 Ohms differential Impedance.• USB-DP &USB-DM are differential pairs to be routed with 90 Ohms differential Impedance, this rule to be applied for USB flavor of MCS9901 EVB.•General layout guidelines3.1.1. PCIe , USB & Generic Layout GuidelinesMCS9901 Placement and PCIe Routing Guidelines• Place the MCS9901 ASIC as close as to the PCIe connector on the board as shown in Figure 1b.•Keep parallelism between PCIe_REFCLKP &PCIe_REFCLKN, PCIe_TXP & PCIe_TXN, and PCIe_RXP & PCIe_RXN with the trace spacing, common trace width / lengths to achieve 100 Ohms differential impedance.•Route the High Speed signals like Clock, PCIe_REFCLKP &PCIe_REFCLKN, PCIe_TXP & PCIe_TXN, PCIe_RXP &PCIe_RXN signals as equal and minimum possible trace lengths. Keep the maximum route spacing between PCIe signals and other signals.PCIe specification recommends the maximum trace length of PCIe differential signals to be less than 3.5 inches (i.e from PCIe edge connector to the pin / pad of PCIe controller ASIC) and a maximum of 4 Vias per differential pair. For more details refer to PCIe 1.0a Specification & layout guidelines of PCI SIG.•Route the PCIe differential signals, on the Top side or Bottom side of the PCB, which is adjacent to the ground plane layer. Avoid plane splits under these highspeed signals in the layout.USB Placement and Routing Guidelines•Place the USB type-A connector and ESD Suppressors Inductor as close as possible on the USB interface pins of MCS9901 ASIC.•Keep parallelism between DP and DM with the trace spacing, which achieves 90 Ohms differential impedance.•Route the High Speed signals like Clock and DP & DM USB signals as equal and minimum possible trace lengths. Keep the maximum possible route spacing between USB signals and other signals.•Route the USB Differential signals DP & DM, on the Top side or Bottom side of the PCB, which is adjacent to the ground plane layer. Avoid plane splits under these high speed signals on the layout.•For more details please refer to the USB2.0 Specification & layout guidelines recommended for High Speed USB by USB-IF Forum.Generic routing guidelines•When it becomes necessary to turn the trace by 90°, use to 45° turns or an arc instead of making a single 90° turn. This reduces reflections on the signal byminimizing impedance discontinuities.•Do not route PCIe / USB traces under crystal oscillator, clock-synthesizers, magnetic devices or ICs that use and/or duplicate clocks.•Use minimum possible Vias on differential signal traces and routing these signals too close to crossing the split ground plane will adversely affect the differential trace impedance.•Stubs on differential signal pair should be avoided. When stubs exist, it will cause signal reflection and affect signal quality. If a stub is unavoidable in the design, no stub should be greater than 200mils.•Route differential signal pair traces over continuous ground or power planes. Avoid crossing anti-etch areas or any break in the underlying planes.•Provide ample power and ground planes & avoid routing the differential signal pair near the edge of the PCB or power planes.3.1.2 Edge Fingers and ConnectorThe reference planes under the edge finger pads should be removed to meet the impedance target. The planes should be removed along the entire length of the edge finger component. Both traces of a differential pair should route into a connector pin field form the same layer.3.1.3 Trace Width / Trace Spacing for High Speed SignalsThe physical construction of differential PCB traces as shown below, determines the differential impedance. The primary physical characteristics are summarized as follows.W = Width of the traceS = Separation between differential SignalsH = Dielectric thickness, distance of trace from the ground plane is 4.5Mils (Prepeg).T = Thickness of the trace (1 Ounce of Cu)D = 2S In order to avoid crosstalk.H1= Solder Mask Thickness.Er = Dielectric constant (FR4 Er = 4.5)Board Thickness=1.6mm (63mils)90 ohms differential impedance is required on USB signals (DP & DM). For this use trace width and trace spacing of 7.5 Mils / 7.5 Mils. In the strip line case, a differential trace should be 5.5 mils wide with a 5.5 mil wide gap between the two traces of a pair.100 ohms differential impedance is required on PCIe signals (REFCLK, TX & RX). For this use trace width and trace spacing of 7 Mils / 7 Mils. In the strip line case, a differential trace should be 5 mils wide with a 5 mil wide gap between the two traces of a pair.3.1.4 Layer Stack up Details1. Top Layer2. GND Layer3. VCC Layer8. Bottom Layer3.1.5 Recommended Impedance control at PCB Fabrication Level for PCIe interfaceMCS9901-4S-EVB3.2 Crystal Layout GuidelinesMCS9901 uses 12MHz crystal .Place the crystals nearer to the MCS9901 Chip and keep the clock traces as short as possible. Route the clock signals over continuous ground and power planes. Shielding or GND Plane should be provided for these clock Signals on layers.3.3. Summary Key Pointso Route PCIe signals over continuous ground and power planeso Provide ample power and ground planeso Ensure the power supply is rated for the loado Shielding is provided for PCIe &USB signals, and CLK signalsContact informationContact sales@ for commercial details. techsupport@ can be contacted for technical details.IMPORTANT NOTICEMosChip Semiconductor Technology, LTD products are not authorized for use as critical components in life support devices or systems. Life support devices are applications that may involve potential risks of death, personal injury or severe property or environmental damages. These critical components are semiconductor products whose failure to perform can be reasonably expected to cause the failure of the life support systems or device, or to adversely impact its effectiveness or safety. The use of MosChip Semiconductor Technology LTD’s products in such devices or systems is done so fully at the customer risk and liability. As in all designs and applications it is recommended that the customer apply sufficient safeguards and guard bands in both the design and operating parameters. MosChip Semiconductor Technology LTD assumes No liability for customer’s applications assistance or for any customer’s product design(s) that use MosChip Semiconductor Technology, LTD’s products.MosChip Semiconductor Technology, LTD warrants the performance of its products to the current Specifications in effect at the time of sale per MosChip Semiconductor Technology, LTD standard limited warranty. MosChip Semiconductor Technology, LTD imposes testing and quality control processes that it deems necessary to support this warranty. The customer should be aware that not all parameters are 100% tested for each device. Sufficient testing is done to ensure product reliability in accordance with MosChip Semiconductor Technology LTD’s warranty.MosChip Semiconductor Technology, LTD believes the information in this document to be accurate and reliable but assumes no responsibility for any errors or omissions that may have occurred in its generation or printing. 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高速PCB设计九大布线原则
九大PCB设计布线原则：
1、一般情况下，首先应对电源线和地线进行布线，以保证电路板的电气性能。
在条件允许的范围内，尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm，最细宽度可达0.05～0.07mm，电源线一般为1.2～2.5mm。
对数字电路的PCB可用宽的地导线组成一个回路，即构成一个地网来使用（模拟电路的地则不能这样使用）。
2、预先对要求比较严格的线（如高频线）进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。
必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。
3、振荡器外壳接地，时钟线要尽量短，且不能引得到处都是。
时钟振荡电路下面、特殊高速逻辑电路部分要加大地的面积，而不应该走其它信号线，以使周围电场趋近于零。
4、尽可能采用45°的折线布线，不可使用90°折线，以减小高频信号的辐射；（要求高的线还要用双弧线）。
5、任何信号线都不要形成环路，如不可避免，环路应尽量小；信号线的过孔要尽量少。
6、关键的线尽量短而粗，并在两边加上保护地。
7、通过扁平电缆传送敏感信号和噪声场带信号时，要用“地线-信号-地线”的方式引出。
8、关键信号应预留测试点，以方便生产和维修检测用。
9、原理图布线完成后，应对布线进行优化。
同时，经初步网络检查和DRC检查无误后，对未布线区域进行地线填充，用大面积铜层作地线用，在印制板上把没被用上的地方都与地相连接作为地线用。
或是做成多层板，电源，地线各占用一层。
相信你的PCB设计能力一定会大大提升的。
PCIE总线规范范例：PCI-Express板卡PCB设计
PCIE总线规范范例：PCI-Express板卡PCB设计PCIE总线规范范例：PCI-Express板卡PCB设计在像PCIE这样的高频环境中，传送线在信号线上驱动电压变化时会出现阻抗，信号线的宽度和到接地的距离都会影响其阻抗，所以在设计PCB时需要参考PCIE总线规范，特别要注意考虑信号阻抗匹配。
以下供设计PCB时作为参考：●插卡从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100mm毫米）以内。
超过该长度后需要使用高频差分传输线，我们可以提供延长300mm以上的技术方案。
●PCIE的PERPN，PETPN，PECKPN是三个差分对线，其中PECKPN是100MHz频率的差分信号线，需要注意保护，前两对是2.5GHz频率的差分信号线，更需要注意保护。
●差分对线中的两条走线要同步布线。
如果走线要转弯，那么两条走线应该同步转弯，并且转弯要避免锐角、直角，而应该使用弧线或者钝角转弯。
●差分对线走线过程中尽量避免使用VIA过孔，如果一定要通过过孔换层，那么两条走线应该同步做过孔，并且应该在靠近信号对线过孔处放置GND地信号过孔，条件允许时适当增加周边GND地信号过孔数量。
●差分对线中的两条走线的长度差应该控制在5mil之内，最大10mil（约0.25mm）。
PCB 走线的线宽建议是7mil（约0.18mm），两条走线的净间距建议是7mil。
有关线宽和线间距的详细分析请参考PCIE规范。
●两对差分对线之间的距离（例如PER对与PECK对）、或者差分对线和其它非PCIE信号的距离，建议不小于20mil（约0.5mm），以减少相互之间的串扰和电磁干扰（EMI）的影响。
建议在两对差分对线之间用GND地线隔离，例如，从左向右是：GND、PECK对线、GND、PER对线、GND、PET对线、GND。
●PCIE芯片，尤其是PCIE信号线的PCB反面，应该尽量避免走高频信号线，最好全GND地铺铜。
例如，CH367芯片的SCL信号线、IORD信号线是相对的高频信号线，建议不要穿越PCIE芯片走线。
九条高速PCB信号走线规则
规则一高速信号走线屏蔽规则在高速得PCB设计中,时钟等关键得高速信号线,走线需要进行屏蔽处理,如果没有屏蔽或只屏蔽了部分,都会造成EMI得泄漏。
建议屏蔽线,每1000mil,打孔接地。
规则二高速信号得走线闭环规则由于PCB板得密度越来越高,很多PCB LAYOUT工程师在走线得过程中,很容易出现一种失误,即时钟信号等高速信号网络,在多层得PCB走线得时候产生了闭环得结果,这样得闭环结果将产生环形天线,增加EMI得辐射强度。
规则三高速信号得走线开环规则规则二提到高速信号得闭环会造成EMI辐射,然而开环同样会造成EMI辐射。
时钟信号等高速信号网络,在多层得PCB走线得时候一旦产生了开环得结果,将产生线形天线,增加EMI得辐射强度。
规则四高速信号得特性阻抗连续规则高速信号,在层与层之间切换得时候必须保证特性阻抗得连续,否则会增加EMI得辐射。
也就就是说,同层得布线得宽度必须连续,不同层得走线阻抗必须连续。
规则五高速PCB设计得布线方向规则相邻两层间得走线必须遵循垂直走线得原则,否则会造成线间得串扰,增加EMI辐射。
简而言之,相邻得布线层遵循横平竖垂得布线方向,垂直得布线可以抑制线间得串扰。
规则六高速PCB设计中得拓扑结构规则在高速PCB设计中,线路板特性阻抗得控制与多负载情况下得拓扑结构得设计,直接决定着产品得成功还就是失败。
图示为菊花链式拓扑结构,一般用于几Mhz 得情况下为益。
高速PCB设计中建议使用后端得星形对称结构。
规则七走线长度得谐振规则检查信号线得长度与信号得频率就是否构成谐振,即当布线长度为信号波长1/4得时候得整数倍时,此布线将产生谐振,而谐振就会辐射电磁波,产生干扰。
规则八回流路径规则所有得高速信号必须有良好得回流路径。
尽可能地保证时钟等高速信号得回流路径最小。
否则会极大得增加辐射,并且辐射得大小与信号路径与回流路径所包围得面积成正比。
规则九器件得退耦电容摆放规则退耦电容得摆放得位置非常得重要。
PCIe是什么？PCIe标准和PCIe布线规则总结概述
PCIe是什么？PCIe标准和PCIe布线规则总结概述PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，它原来的名称为“3GIO”，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准。
PCIe属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量(QOS)等功能。
PCIe交由PCI-SIG（PCI特殊兴趣组织）认证发布后才改名为“PCI-Express”，简称“PCI-E”。
它的主要优势就是数据传输速率高，目前最高的16X 2.0版本可达到10GB/s，而且还有相当大的发展潜力。
PCI Express也有多种规格，从PCI Express 1X到PCI Express 32X，能满足将来一定时间内出现的低速设备和高速设备的需求。
PCI-Express最新的接口是PCIe 3.0接口，其比特率为8GB/s，约为上一代产品带宽的两倍，并且包含发射器和接收器均衡、PLL改善以及时钟数据恢复等一系列重要的新功能，用以改善数据传输和数据保护性能。
INTEL、IBM、LSI、OCZ、三星(计划中)、SanDisk、STEC、SuperTalent和东芝(计划中)等，而针对海量的数据增长使得用户对规模更大、可扩展性更强的系统所应用，PCIe 3.0技术的加入最新的LSI MegaRAID控制器及HBA产品的出色性能，就可以实现更大的系统设计灵活性。
当然，主流主板都能能支持PCI Express 1.0 16X，也有部分较高端的主板支持PCI Express 2.016X。
PCIe标准PCI Express卡适合其物理尺寸或更大的插槽（使用×16作为最大的），但可能不适合更小的PCI Express插槽;例如，×16卡可能不适合×4或×8插槽。
高速板4层以上布线总结
高速板4层以上布线总结高速板4层以上布线总结1、3点以上连线，尽量让线依次通过各点，便于测试，线长尽量短，如下图（按前一种）：2、引脚之间尽量不要放线，特别是集成电路引脚之间和周围。
3、不同层之间的线尽量不要平行，以免形成实际上的电容。
4、布线尽量是直线，或45度折线，避免产生电磁辐射。
5、地线、电源线至少10-15mil以上（对逻辑电路）。
6、尽量让铺地多义线连在一起，增大接地面积。
线与线之间尽量整齐。
7、注意元件排放均匀，以便安装、插件、焊接操作。
文字排放在当前字符层，位置合理，注意朝向，避免被遮挡，便于生产。
8、元件排放多考虑结构，贴片元件有正负极应在封装和最后标明，避免空间冲突。
9、目前印制板可作4—5mil的布线，但通常作6mil线宽，8mil线距，12/20mil焊盘。
布线应考虑灌入电流等的影响。
10、功能块元件尽量放在一起，斑马条等LCD附近元件不能靠之太近。
11、过孔要涂绿油（置为负一倍值）。
12、电池座下最好不要放置焊盘、过空等，PAD和VIL尺寸合理。
13、布线完成后要仔细检查每一个联线（包括NETLABLE）是否真的连接上（可用点亮法）。
14、振荡电路元件尽量靠近IC，振荡电路尽量远离天线等易受干扰区。
晶振下要放接地焊盘。
15、多考虑加固、挖空放元件等多种方式，避免辐射源过多。
16、设计流程：A：设计原理图；B：确认原理；C：检查电器连接是否完全；D：检查是否封装所有元件，是否尺寸正确；E：放置元件；F：检查元件位置是否合理（可打印1：1图比较）；G：可先布地线和电源线；H：检查有无飞线（可关掉除飞线层外其他层）；I：优化布线；J：再检查布线完整性；K：比较网络表，查有无遗漏；L：规则校验，有无不应该的错误标号；M：文字说明整理；N：添加制板标志性文字说明；O：综合性检查。
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PCI卡的PCB布线规则
PCI卡的PCB布线规则PCI 卡的布线比较讲究，这是PCI 信号的特点决定的。
在常规性的高频数字电路设计中我们总是力求避免阻抗不匹配造成的信号反射、过冲、振铃、非单调性现象，但是PCI 信号却恰恰是利用了信号的反射原理来传输物理信号，为使能够合理利用信号反射同时又尽力避免较大的过冲、振铃和非单调性等副作用，PCI- SIG 在PCI 规范中对PCB 物理实现做了一些规定。
PCI-SIG 推荐PCI 卡使用四层PCB 板，PCI-SIG 规定的PCI 连接器的信号分布也正是为便于四层板布线而优化定义的。
PCI-SIG 对PCI 控制器的引脚分布也做了一个推荐性的示意图，实际上AMCC、PLX、OXFORD 等PCI 控制器生产商也执行了这个推荐，在这个推荐的pin 分布下，使用两层PCB 板实际上也是很方便布线的，但是如果PCI 卡系统硬件很复杂，需要多个电源分割层面的情况下还是多层PCB 更好。
PCI 卡上任何一个PCI 信号仅能连接到一个负载(包括也不能另外连接到一个上拉电阻)。
除了CLK，RST，INTA#~INTD#，JTAG 这些pin 之外，所有pin 从金手指与卡座的接触点算起到负载端不得大于 1.5inch;CLK 信号长度为2.5+-0.1inch，这个长度有点长，所以许多情况下需要绕弯走线以达到长度要求，这就是为什么常常在PCI 卡上见到CLK 的蛇形走线的原因;对其余几个pin 没有特殊规定。
多层PCB 时信号走线不要跨越不同的电源层面(至少，存在分割电源层面的那一层应位于PCB 的另一面)，这也就是为什么常常见到PCI 卡上A 面金手指走上来的所有信号往往都打个过孔走到B 面(元件面)的原因。
每个PCI 信号的特性阻抗为60～100 欧姆，负载电容不得超过10pf，IC 的IO Pad 应能够承受-3.5V 的下冲和+7.1V 的信号过冲。
对于AMCC、PLX、OXFORD 等PCI 控制器生产商来说，他们的控制器IC 都满足。
九条高速PCB信号走线规则
九条高速PCB信号走线规则
1.电源回返路径：保持信号和相应的地面层尽可能近，在回路长度和电流路径上减小电磁辐射。
2.信号层叠：在多层PCB中，将信号层与相邻的地层尽可能靠近，以减小串扰和电磁辐射。
3.高速信号层位于中间层：将高速信号层放置在PCB的内部层，以减小对外部层的干扰，并提高中间层的信号完整性。
4.地层间引通孔：在PCB的不同地层之间设置引通孔，以提供更好的地面连接和减小回路长度，从而减小串扰。
5.信号层间引通孔：将不同信号层之间的引通孔放置在相同的位置，形成垂直连接通道，以便信号传输和阻止串扰。
6.信号层间隔层：在不同信号层之间设置隔离层，以提供额外的电磁屏蔽和减小与相邻信号层的干扰。
7.信号走线长度匹配：对于同一组相关信号，确保各信号的走线长度相等或相差很小，以维持信号的同步传输。
8.信号走线宽度匹配：对于同一组相关信号，确保各信号的走线宽度相等或相差很小，以维持阻抗匹配。
9.地平面引通孔：在PCB的地平面上设置引通孔，以提供更好的地面连接和减小回路长度，从而减小串扰。
以上是九条高速PCB信号走线规则的详细介绍。
通过遵循这些规则，设计师可以最大程度地提高高速电子产品电路板的信号完整性和性能。
pcie板卡pcb要求
PCI-Express板卡PCB设计注意事项V1.0在像PCIE这样的高频环境中，传送线在信号线上驱动电压变化时会出现阻抗，信号线的宽度和到接地的距离都会影响其阻抗，所以在设计PCB时需要参考PCIE总线规范，特别要注意考虑信号阻抗匹配。
以下供设计PCB时作为参考：●插卡从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100mm毫米）以内。
超过该长度后需要使用高频差分传输线，我们可以提供延长300mm以上的技术方案。
● PCIE的PERPN，PETPN，PECKPN是三个差分对线，其中PECKPN是100MHz频率的差分信号线，需要注意保护，前两对是2.5GHz频率的差分信号线，更需要注意保护。
●差分对线中的两条走线要同步布线。
如果走线要转弯，那么两条走线应该同步转弯，并且转弯要避免锐角、直角，而应该使用弧线或者钝角转弯。
●差分对线走线过程中尽量避免使用VIA过孔，如果一定要通过过孔换层，那么两条走线应该同步做过孔，并且应该在靠近信号对线过孔处放置GND地信号过孔，条件允许时适当增加周边GND地信号过孔数量。
●差分对线中的两条走线的长度差应该控制在5mil之内，最大10mil（约0.25mm）。
PCB 走线的线宽建议是7mil（约0.18mm），两条走线的净间距建议是7mil。
有关线宽和线间距的详细分析请参考PCIE规范。
●两对差分对线之间的距离（例如PER对与PECK对）、或者差分对线和其它非PCIE信号的距离，建议不小于20mil（约0.5mm），以减少相互之间的串扰和电磁干扰（EMI）的影响。
建议在两对差分对线之间用GND地线隔离，例如，从左向右是：GND、PECK对线、GND、PER对线、GND、PET对线、GND。
● PCIE芯片，尤其是PCIE信号线的PCB反面，应该尽量避免走高频信号线，最好全GND 地铺铜。
例如，CH367芯片的SCL信号线、IORD信号线是相对的高频信号线，建议不要穿越PCIE芯片走线。
PCB设计高速信号走线的九种规则
PCB设计高速信号走线的九种规则1.高速信号走线规则一：保持信号路径短。
信号路径越短，信号传输的延迟越小，干扰和信号衰减的可能性也就越小。
因此，要将高速信号尽可能地在PCB板上靠近彼此地布线。
2.高速信号走线规则二：保持差分信号路径等长。
差分信号是一对相位反向、幅度相等的信号，在高速信号传输中使用较多，通常用于减小干扰和提高传输性能。
为了保持差分信号的平衡，需要使两条差分信号的路径尽可能等长。
3.高速信号走线规则三：保持高速信号路径和地路径并行。
高速信号和地路径的平行布线可以减小信号引起的电磁辐射和接地电压的变化。
因此，高速信号走线时要尽可能与地路径并行，避免交叉和走线交错。
4.高速信号走线规则四：避免信号走线在验证域的边界上。
验证域是指高速信号传输的有效区域。
将信号走线远离验证域的边界，可以降低信号的反射和干扰，提高传输性能。
5.高速信号走线规则五：保持信号走线与平面垂直。
信号走线与地平面垂直布线可以减小信号与地平面的耦合，减少传输中的干扰和信号衰减。
所以，信号走线时应尽量与地平面垂直。
6.高速信号走线规则六：保持信号走线有足够的间距。
高速信号走线之间需要有足够的间距，以减小信号之间的串扰和干扰。
一般来说，走线间距应根据信号频率和走线长度进行选择。
7.高速信号走线规则七：避免锐角弯曲。
锐角弯曲会导致信号的反射和干扰，影响传输性能。
因此，在高速信号走线时应避免使用锐角弯曲，应选择圆弧或平滑的曲线。
8.高速信号走线规则八：避免信号走线在波峰和波谷处交叉。
信号走线在波峰和波谷处交叉会导致信号间的干扰和串扰，影响传输性能。
所以，在高速信号走线时要避免这种情况的发生。
9.高速信号走线规则九：使用合适的信号层。
选择合适的信号层可以改善高速信号的传输性能。
通常情况下，内层信号层是最佳选择，因为内层信号层可以提供更好的屏蔽和隔离效果。
同时，还应考虑信号层之间的层间间距和层间结构，以减小信号的耦合和干扰。
总之，在PCB设计中，遵循这些高速信号走线规则可以提高高速信号的传输性能和可靠性，减小信号的干扰和衰减。
pcblayout中PCI总线布局布线的看
pcblayout中PCI总线布局布线的看
pcb layout 中PCI 总线布局布线的看
在pcb layout 中我们可以从下面的几点来分析一下PCI，PCI 总线的布线有什幺殊要求，如何做好PCI 总线的布线，首先，PCI 系统是一个同步时序的体统，而且是Common clock 方式进行的。
PCI 系统一般是多负载的情况，一个PCI 的桥片最多按照PCI 的规范可以带6 个负载(好像一般系统也不会操作5 个)。
pcb 设计中PCI 的AD 信号线是双向的，需要在布局和仿真的时候关注PCI 的slave 和Master 之间的关系。
PCI 的电平特点是依靠发射信号叠加达到预期的电平设计。
PCI 的拓扑结构可以是菊花链等多种拓扑结构，选择什幺样的拓扑结构需要根据系统的布局和仿真结果进行设计。
PCB布局布线的一些规则
PCB布局布线的一些规则一、布局元器件布局的10条规则：1. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．2. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．3. 元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。
4. 相同结构电路部分，尽可能采用“对称式”标准布局；5. 按照均匀分布、重心平衡、版面美观的标准优化布局；6. 同类型插装元器件在X或Y方向上应朝一个方向放置。
同一种类型的有极性分立元件也要力争在X或Y方向上保持一致，便于生产和检验。
7. 发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。
8. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短；高电压、大电流信号与小电流，低电压的弱信号完全分开；模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分。
9、去偶电容的布局要尽量靠近IC的电源管脚，并使之与电源和地之间形成的回路最短。
10、元件布局时,应适当考虑使用同一种电源的器件尽量放在一起, 以便于将来的电源分隔。
二、布线（1）布线优先次序键信号线优先：摸拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线密度优先原则：从单板上连接关系最复杂的器件着手布线。
从单板上连线最密集的区域开始布线注意点：a、尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证其最小的回路面积。
必要时应采取手工优先布线、屏蔽和加大安全间距等方法。
保证信号质量。
b、电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。
c、有阻抗控制要求的网络应尽量按线长线宽要求布线。
（2）四种具体走线方式1 、时钟的布线：时钟线是对EMC 影响最大的因素之一。
在时钟线上应少打过孔，尽量避免和其它信号线并行走线，且应远离一般信号线，避免对信号线的干扰。
高速PCB布板原则
EPA控制器核心板PCB图
EPA控制器通信底板PCB图
DI/DO板卡PCB图
所有板卡的设计中注重了对IC电源的处理，保证了每个IC 的电源管脚都有一个0.1uF的去耦电容。所有板卡均使用 排阻做为上拉或下拉电阻。排阻的公共端接电源或地线， 在实际使用过程中发现，如果排阻值较大则通过公共端耦 合引起误动作。排阻值较小则增加系统功耗。排阻阻值要 慎选，公共端接线或电源线要粗，本设计选用了10KΩ的 排阻。 系统布局布线完成后，还要对PCB板进行检查和复查。检 查的项目有间距（Clearance）、连接（Connectivity）、 高速规则（High Speed）和电源层（Plane），这些项目 可以选择Tools中的Verify Design进行。检查出错误，必 须修改布局和布线。复查根据“PCB检查表”，内容包括 设计规则，层定义、线宽、间距、焊盘、过孔设置；还要 重点复查器件布局的合理性，电源、地线网络的走线，高 速时钟网络的走线与屏蔽，去藕电容的摆放和连接等。
导线宽度应以能满足电气性能要求而又便于生产为宜，它的 最小值以承受的电流大小而定，但最小不宜小于0.2mm，在 高密度、高精度的印制线路中，导线宽度和间距一般可取 0.3 mm；导线宽度在大电流情况下还要考虑其温升，保持 整块电路板上功耗的大体平衡。如果板材区域冷热差别太大， 信号线极易因板材的热胀冷缩而断裂。单面板实验表明，当 铜箔厚度为50um、导线宽度1~1.5mm、通过电流2A时，温 升很小，不会超过3摄氏度。因此，一般选用1~1.5 mm宽度 导线就可能满足设计要求而不致引起温升；印制导线的公共 地线应尽可能地粗，可能的话，使用大于2~3mm的线条， 这点在带有微处理器的电路中尤为重要，因为当地线过细时， 由于流过的电流的变化，地电位变动，微处理器定时信号的 电平不稳，会使噪声容限劣化；在DIP封装的IC脚间走线， 当两脚间通过2根线时，焊盘直径可设为1.3mm、线宽与线 距都为0.25mm，当两脚间只通过1根线时，焊盘直径可设为 1.6mm、线宽与线距都为0.3 mm。处理焊盘时，焊盘中心 孔要比器件引线直径稍大一些。焊盘太大易形成虚焊。焊盘 外径D一般不小于(d+1.2)mm，其中d为引线孔径。对高密度 的数字电路，焊盘最小直径可取(d+1.0)mm。
PCIE 布线规范
1.IntroductionAs system operation speeds are increasing, PCB layout is becoming increasingly complex. A successful high-speed layout / PCB need to integrate the IC’s and other peripherals / components effectively into a single design. MCS9901 has PCIe, Serial, Parallel, ISA & USB interfaces and utilize fast I/O pins with edge rates that are less than a hundred picoseconds.As Fast edge rates can contribute to noise generation, signal reflection, cross-talk and ground bounce; System designers must be careful in handling these issues during PCB layout design.This document provides generic layout guidelines for MCS9901 based products. PCIe to4 Serial evaluation board design used as an example to detail the guidelines below.2. PCB Overview2.1.1. PCB DetailsFigure 1a is the Top side of the MCS9901 4Serial Board. Most of the components areplaced on the Top side of the PCB. Supply decoupling capacitors used on the bottom side to arrive at small form factor. Customers wishing to have components only of topside for process & cost reasons can do so, with appropriate layout.Figure 1a - Top Side View of MCS9901-4S-EVBFigure 1b Top Side View - Component Placement MCS9901-4S-EVB2.2Components PlacementA. MCS9901 ASICB. 12 MHz CRYSTALC. SERIAL PORTSyout GuidelinesThis layout guide discusses the important issues and provide guidelines for successful,effective pcb designs using MCS9901.• PCIe_REFCLKP &PCIe_REFCLKN, PCIe_TXP & PCIe_TXN, PCIe_RXP & PCIe_RXN are the 3 differential pairs to be routed from PCIe edge connector toMCS9901 ASIC with 100 Ohms differential Impedance.• USB-DP &USB-DM are differential pairs to be routed with 90 Ohms differential Impedance, this rule to be applied for USB flavor of MCS9901 EVB.•General layout guidelines3.1.1. PCIe , USB & Generic Layout GuidelinesMCS9901 Placement and PCIe Routing Guidelines• Place the MCS9901 ASIC as close as to the PCIe connector on the board as shown in Figure 1b.•Keep parallelism between PCIe_REFCLKP &PCIe_REFCLKN, PCIe_TXP & PCIe_TXN, and PCIe_RXP & PCIe_RXN with the trace spacing, common trace width / lengths to achieve 100 Ohms differential impedance.•Route the High Speed signals like Clock, PCIe_REFCLKP &PCIe_REFCLKN, PCIe_TXP & PCIe_TXN, PCIe_RXP &PCIe_RXN signals as equal and minimum possible trace lengths. Keep the maximum route spacing between PCIe signals and other signals.PCIe specification recommends the maximum trace length of PCIe differential signals to be less than 3.5 inches (i.e from PCIe edge connector to the pin / pad of PCIe controller ASIC) and a maximum of 4 Vias per differential pair. For more details refer to PCIe 1.0a Specification & layout guidelines of PCI SIG.•Route the PCIe differential signals, on the Top side or Bottom side of the PCB, which is adjacent to the ground plane layer. Avoid plane splits under these highspeed signals in the layout.USB Placement and Routing Guidelines•Place the USB type-A connector and ESD Suppressors Inductor as close as possible on the USB interface pins of MCS9901 ASIC.•Keep parallelism between DP and DM with the trace spacing, which achieves 90 Ohms differential impedance.•Route the High Speed signals like Clock and DP & DM USB signals as equal and minimum possible trace lengths. Keep the maximum possible route spacing between USB signals and other signals.•Route the USB Differential signals DP & DM, on the Top side or Bottom side of the PCB, which is adjacent to the ground plane layer. Avoid plane splits under these high speed signals on the layout.•For more details please refer to the USB2.0 Specification & layout guidelines recommended for High Speed USB by USB-IF Forum.Generic routing guidelines•When it becomes necessary to turn the trace by 90°, use to 45° turns or an arc instead of making a single 90° turn. This reduces reflections on the signal byminimizing impedance discontinuities.•Do not route PCIe / USB traces under crystal oscillator, clock-synthesizers, magnetic devices or ICs that use and/or duplicate clocks.•Use minimum possible Vias on differential signal traces and routing these signals too close to crossing the split ground plane will adversely affect the differential trace impedance.•Stubs on differential signal pair should be avoided. When stubs exist, it will cause signal reflection and affect signal quality. If a stub is unavoidable in the design, no stub should be greater than 200mils.•Route differential signal pair traces over continuous ground or power planes. Avoid crossing anti-etch areas or any break in the underlying planes.•Provide ample power and ground planes & avoid routing the differential signal pair near the edge of the PCB or power planes.3.1.2 Edge Fingers and ConnectorThe reference planes under the edge finger pads should be removed to meet the impedance target. The planes should be removed along the entire length of the edge finger component. Both traces of a differential pair should route into a connector pin field form the same layer.3.1.3 Trace Width / Trace Spacing for High Speed SignalsThe physical construction of differential PCB traces as shown below, determines the differential impedance. The primary physical characteristics are summarized as follows.W = Width of the traceS = Separation between differential SignalsH = Dielectric thickness, distance of trace from the ground plane is 4.5Mils (Prepeg).T = Thickness of the trace (1 Ounce of Cu)D = 2S In order to avoid crosstalk.H1= Solder Mask Thickness.Er = Dielectric constant (FR4 Er = 4.5)Board Thickness=1.6mm (63mils)90 ohms differential impedance is required on USB signals (DP & DM). For this use trace width and trace spacing of 7.5 Mils / 7.5 Mils. In the strip line case, a differential trace should be 5.5 mils wide with a 5.5 mil wide gap between the two traces of a pair.100 ohms differential impedance is required on PCIe signals (REFCLK, TX & RX). For this use trace width and trace spacing of 7 Mils / 7 Mils. In the strip line case, a differential trace should be 5 mils wide with a 5 mil wide gap between the two traces of a pair.3.1.4 Layer Stack up Details1. Top Layer2. GND Layer3. VCC Layer8. Bottom Layer3.1.5 Recommended Impedance control at PCB Fabrication Level for PCIe interfaceMCS9901-4S-EVB3.2 Crystal Layout GuidelinesMCS9901 uses 12MHz crystal .Place the crystals nearer to the MCS9901 Chip and keep the clock traces as short as possible. Route the clock signals over continuous ground and power planes. Shielding or GND Plane should be provided for these clock Signals on layers.3.3. Summary Key Pointso Route PCIe signals over continuous ground and power planeso Provide ample power and ground planeso Ensure the power supply is rated for the loado Shielding is provided for PCIe &USB signals, and CLK signalsContact informationContact sales@ for commercial details. techsupport@ can be contacted for technical details.IMPORTANT NOTICEMosChip Semiconductor Technology, LTD products are not authorized for use as critical components in life support devices or systems. Life support devices are applications that may involve potential risks of death, personal injury or severe property or environmental damages. These critical components are semiconductor products whose failure to perform can be reasonably expected to cause the failure of the life support systems or device, or to adversely impact its effectiveness or safety. The use of MosChip Semiconductor Technology LTD’s products in such devices or systems is done so fully at the customer risk and liability. As in all designs and applications it is recommended that the customer apply sufficient safeguards and guard bands in both the design and operating parameters. MosChip Semiconductor Technology LTD assumes No liability for customer’s applications assistance or for any customer’s product design(s) that use MosChip Semiconductor Technology, LTD’s products.MosChip Semiconductor Technology, LTD warrants the performance of its products to the current Specifications in effect at the time of sale per MosChip Semiconductor Technology, LTD standard limited warranty. MosChip Semiconductor Technology, LTD imposes testing and quality control processes that it deems necessary to support this warranty. The customer should be aware that not all parameters are 100% tested for each device. Sufficient testing is done to ensure product reliability in accordance with MosChip Semiconductor Technology LTD’s warranty.MosChip Semiconductor Technology, LTD believes the information in this document to be accurate and reliable but assumes no responsibility for any errors or omissions that may have occurred in its generation or printing. The information contained herein is subject to change without notice and no responsibility is assumed by MosChip Semiconductor Technology, LTD to update or keep current the information contained in this document, nor for its use or for infringement of patent or other rights of third parties. MosChip Semiconductor Technology, LTD does NOT warrant or represent that any license, either expressed or implied, is granted to the user.Copyright © 2007 MosChip Semiconductor Technology Limited.。
高速PCB布板原则
4）是位于电路板边缘的元器件，离电路板边 缘一般不小于5mm。电路板的最佳形状为矩 形。长宽比为3: 2或4: 3。电路板面尺寸大于 200mm×150mm时，应考虑电路板所受的机 械强度。还要留出印制板定位孔及固定支架 所占用的位置。
②调整好PCB板的走线和焊盘
印制导线的布设应尽可能的短，在高频回路中更应 如此；印制导线的拐弯应成圆角，而直角或尖角在 高频电路和布线密度高的情况下会影响电气性能： 当双面板布线时，两面的导线应相互垂直、斜交、 或弯曲走线，避免相互平行，以减小寄生藕合；作 为电路的输入及输出用的印制导线应尽量避免相邻 平行，以免发生回授，在这些导线之间最好加接地 线。保持整块PCB板上布线密度的大体平衡密度， 以控制串扰，局部过密的布线对避免串扰显然是不 利的。
导线宽度应以能满足电气性能要求而又便于生产为宜，它的 最小值以承受的电流大小而定，但最小不宜小于0.2mm，在 高密度、高精度的印制线路中，导线宽度和间距一般可取 0.3 mm；导线宽度在大电流情况下还要考虑其温升，保持 整块电路板上功耗的大体平衡。如果板材区域冷热差别太大， 信号线极易因板材的热胀冷缩而断裂。单面板实验表明，当 铜箔厚度为50um、导线宽度1~1.5mm、通过电流2A时，温 升很小，不会超过3摄氏度。因此，一般选用1~1.5 mm宽度 导线就可能满足设计要求而不致引起温升；印制导线的公共 地线应尽可能地粗，可能的话，使用大于2~3mm的线条， 这点在带有微处理器的电路中尤为重要，因为当地线过细时， 由于流过的电流的变化，地电位变动，微处理器定时信号的 电平不稳，会使噪声容限劣化；在DIP封装的IC脚间走线， 当两脚间通过2根线时，焊盘直径可设为1.3mm、线宽与线 距都为0.25mm，当两脚间只通过1根线时，焊盘直径可设为 1.6mm、线宽与线距都为0.3 mm。处理焊盘时，焊盘中心 孔要比器件引线直径稍大一些。焊盘太大易形成虚焊。焊盘 外径D一般不小于(d+1.2)mm，其中d为引线孔径。对高密度 的数字电路，焊盘最小直径可取(d+1.0)mm。
九条高速PCB信号走线规则
九条高速PCB信号走线规则高速PCB设计是现代电子产品中非常重要的一环，它直接关系到整个电子产品的性能和可靠性。
九条高速PCB信号走线规则是国际上广泛采用的一种高速PCB设计指导原则。
以下将详细介绍九条高速PCB信号走线规则。
1.严格遵循走线规则：在进行高速PCB设计时，必须遵循一定的信号走线规则。
这些规则包括信号的最小走线宽度、最小间距、最小焊盘孔径等。
同时，还要注意信号走线的长度和路径，以确保信号传输的完整性。
2.差分信号走线：差分信号是一种特殊的信号传输方式，可以大大提高信号的抗干扰能力。
在高速PCB设计中，应该使用差分信号走线来传输高频信号。
差分信号的走线规则包括信号的差分对间距、对距离和走线长度等。
3.走线层次：在高速PCB设计中，应尽量采用多层PCB板。
多层PCB 板可以提供更好的信号屏蔽和隔离效果，减小信号互相干扰的可能性。
同时，多层PCB板还可以提供更多的信号层供走线，使得信号走线更加灵活方便。
4.电源和地线走线：电源和地线是高速PCB设计中非常重要的两类信号。
在进行电源和地线走线时，应该尽量减小其阻抗，提高其电流承载能力。
电源和地线应该尽量靠近各个元件，以减小信号传输的长度和路径，提高信号的稳定性和可靠性。
5.时钟信号走线：时钟信号是高速PCB设计中的关键信号，它直接影响整个系统的工作稳定性和准确性。
时钟信号走线应该尽量短，走线路径上不要有分支和环形结构。
另外，时钟信号的走线应该避免与其他信号走线交叉，以降低信号互相干扰的可能性。
6.阻抗控制：在高速PCB设计中，阻抗是一个非常重要的参数。
信号走线的阻抗应该能够适应信号的频率和传输速率，并且保持稳定不变。
为了控制阻抗，可以通过调整信号走线的宽度、间距和PCB板的材料来实现。
7.信号层次分离：在高速PCB设计中，不同频率的信号应该尽量分离在不同的信号层上。
这样可以降低信号之间的相互干扰，提高整个系统的性能。
同时，还可以采用不同的信号层去传输不同频率的信号，以提高整个系统的布局效果。
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PCI-E 布线规则1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。
2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离、差分对和所有非PCIE信号的距离是20MIL，以减少有害串扰的影响和电磁干扰（EMI）的影响。
芯片及PCIE信号线反面避免高频信号线，最好全GND）。
3、差分对中2条走线的长度差最多5MIL。
2条走线的每一部分都要求长度匹配。
差分线的线宽7MIL，差分对中2条走线的间距是7MIL。
4、当PCIE信号对走线换层时，应在靠近信号对过孔处放置地信号过孔，每对信号建议置1到3个地信号过孔。
PCIE差分对采用25/14的过孔，并且两个过孔必须放置的相互对称。
5、PCIE需要在发射端和接收端之间交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称且要摆放在靠近金手指这边，电容值推荐为0.1uF，不允许使用直插封装。
6、SCL等信号线不能穿越PCIE主芯片。
合理的走线设计可以信号的兼容性，减小信号的反射和电磁损耗。
PCI-E 总线的信号线采用高速串行差分通信信号，因此，注重高速差分信号对的走线设计要求和规范，确保PCI-E 总线能进行正常通信。
PCI-E是一种双单工连接的点对点串行差分低电压互联。
每个通道有两对差分信号：传输对Txp/Txn，接收对Rxp/Rxn。
该信号工作在2.5 GHz并带有嵌入式时钟。
嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。
随着PCI-E串行总线传输速率的不断增加，降低互连损耗和抖动预算的设计变得格外重要。
在整个PCI-E背板的设计中，走线的难度主要存在于PCI-E的这些差分对。
图1提供了PCI-E高速串行信号差分对走线中主要的规范，其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式，其中以图中A所示的对称管脚方式扇入扇出效果最好，D为较好方式，B和C为可行方式。
接下来本文将对PCI-E LVDS信号走线时的注意事项进行总结：图 1 PCI-E 差分线布线规范（1）对于插卡或插槽来说，从金手指边缘或者插槽管脚到PCI-E Switch 管脚的走线长度应限制在4英寸以内。
另外，长距离走线应该在PCB上走斜线。
（2）避免参考平面的不连续，譬如分割和空隙。
（3）当 LVDS 信号线变化层时，地信号的过孔应放得靠近信号过孔，对每对信号的一般要求是至少放1 至3个地信号过孔，并且永远不要让走线跨过平面的分割。
（4）应尽量避免走线的弯曲，避免在系统中引入共模噪声，这将影响差分对的信号完整性和EMI。
所有走线的弯曲角度应该大于等于135度，差分对走线的间距保持20mil以上，弯曲带来的走线最短应该大于1.5倍走线的宽度。
当一段蛇形线用来和另外一段走线来进行长度匹配，如图2所示，每段长弯折的长度必须至少有15mil（3倍于5mil的线宽）。
蛇形线弯折部分和差分线的另一条线的最大距离必须小于正常差分线距的2倍。
图 2 蛇形走线（5）差分对中两条数据线的长度差距需在5mil以内，每一部分都要求长度匹配。
在对差分线进行长度匹配时，匹配设计的位置应该靠近长度不匹配所在的位置，如图3所示。
但对传输对和接收对的长度匹配没有做具体要求，即只要求差分线内部而不是不同的差分对之间要求长度匹配。
在扇出区域可以允许有5mil和10mil的线距。
50mil内的走线可以不需要参考平面。
长度匹配应靠近信号管脚，并且长度匹配将能通过小角度弯曲设计。
图 3 PCI-E差分对长度匹配设计为了最小化长度的不匹配，左弯曲的数量应该尽可能的和右弯曲的数量相等。
当一段蛇形线用来和另外一段走线来进行长度匹配，每段长弯折的长度必须大于三倍线宽。
蛇形线弯折部分和差分线的另一条线的最大距离必须小于正常差分线距的两倍。
并且，当采用多重弯曲布线到一个管脚进行长度匹配时非匹配部分的长度应该小于等于45mil。
（6）PCI-E 需要在发射端和接收端之间交流耦合，并且耦合电容一般是紧靠发射端。
差分对两个信号的交流耦合电容必须有相同的电容值，相同的封装尺寸，并且位置对称。
如果可能的话，传输对差分线应该在顶层走线。
电容值必须介于75nF到200nF之间，最好是100nF。
推荐使用 0402 的贴片封装，0603 的封装也是可接受的，但是不允许使用插件封装。
差分对的两个信号线的电容器输入输出走线应当对称的。
尽量减少追踪分离匹配，差分对走线分离到管脚的的长度也应尽量短。
但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。
下面重点讨论一下PCB 差分信号设计中几个常见的误区。
误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。
造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。
虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。
地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。
在PCB 电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。
当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。
尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。
也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI 辐射，这种做法弊大于利。
所以要保持PCB地线层返回路径宽而短。
尽量不要跨岛（跨过相邻电源或地层的分隔区域。
）比如主板设计中的USB和SATA及PCI-EXPRESS等最好不要有跨岛的做法。
保证这些信号的下面是个完整地平面或电源平面。
误区二：认为保持等间距比匹配线长更重要。
在实际的PCB 布线中，往往不能同时满足差分设计的要求。
由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。
再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。
而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。
可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。
同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配电阻。
其值应等于差分阻抗的值。
这样信号品质会好些。
所以建议如下两点：（A）使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压；（B）最好使用精度1～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以滤去共模噪声。
通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils之内。
误区三：认为差分走线一定要靠的很近。
让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。
虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI 的目的了。
如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。
此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G 以上）IC 封装PCB 设计中经常会用采用，被称为CPW 结构，可以保证严格的差分阻抗控制（2Z0）。
差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。
此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。
在一般频率（GHz 以下），EMI也不会是很严重的问题，实验表明，相距500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到60dB，足以满足FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。
在像PCIE这样的高频环境中，传送线在信号线上驱动电压变化时会出现阻抗，信号线的宽度和到接地的距离都会影响其阻抗，所以在设计PCB时需要参考PCIE总线规范，特别要注意考虑信号阻抗匹配。
以下供设计PCB时作为参考：●插卡从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100mm毫米）以内。
超过该长度后需要使用高频差分传输线，我们可以提供延长300mm以上的技术方案。
● PCIE的PERPN，PETPN，PECKPN是三个差分对线，其中PECKPN是100MHz 频率的差分信号线，需要注意保护，前两对是2.5GHz频率的差分信号线，更需要注意保护。
●差分对线中的两条走线要同步布线。
如果走线要转弯，那么两条走线应该同步转弯，并且转弯要避免锐角、直角，而应该使用弧线或者钝角转弯。
●差分对线走线过程中尽量避免使用VIA过孔，如果一定要通过过孔换层，那么两条走线应该同步做过孔，并且应该在靠近信号对线过孔处放置GND地信号过孔，条件允许时适当增加周边GND地信号过孔数量。
●差分对线中的两条走线的长度差应该控制在5mil之内，最大10mil（约0.25mm）。
PCB走线的线宽建议是7mil（约0.18mm），两条走线的净间距建议是7mil。
有关线宽和线间距的详细分析请参考PCIE规范。
●两对差分对线之间的距离（例如PER对与PECK对）、或者差分对线和其它非PCIE信号的距离，建议不小于20mil（约0.5mm），以减少相互之间的串扰和电磁干扰（EMI）的影响。
建议在两对差分对线之间用GND地线隔离，例如，从左向右是：GND、PECK对线、GND、PER对线、GND、 PET对线、GND。