8086和8088引脚图
引脚与总线
控制线：
BHE/S7
➢ALE、DEN、DT/R、M/IO、WR、RD
➢ TEST、READY
➢INTR、INTA、NMI
➢HOLD、HLDA
➢RESET、CLK、Vcc、GND、 MN／MX
最大组态下24~31引脚定义：
★ S0 S1 S2：输出、三态。总线周期状态信号。发给总
线控制器8288，使其产生相应的总线控制信号代替 CPU输出。译码状态见P33，表2.4 。
CLK
T1 T2 T3 T4 T1 T1 T1 T2 T3 TW T4
总线周期
空闲
总线周期
总线周期
指令周期
我们要学习的是：
在某一种总线周期内，总线 上出现的信号及信号间的时序。
2.2 8086/8088的引脚信号与功能
双列直插，40个引脚 其中8个引脚在最大或最小模式时信号的名
称和功能是不同的。 本节先讲与模式无关的引脚。
可以被屏蔽掉 6、NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效表示外界向CPU申请不可屏蔽中断 该中断请求不能被CPU屏蔽，所以优先级别高于
INTR（可屏蔽中断）
7、RESET
复位请求，输入、高电平有效 该信号有效（至少维持4个时钟周期），将使
线
控制总线CB
形 成 存储器
I/O接口
I/O设备
总线形成
8086最小模式下系统配置（总线形成）
MN/MX* M/IO* RD* WR*
高
存储器读
高
高
低
存储器写
高
低
高
7.总线保持请求信号HOLD
输入、高电平有效 ➢ 有效时，表示其他处理主模块向CPU申请占用总线 ➢ 该信号从有效回到无效时，表示总线请求设备对总线 的使用已经结束，通知CPU收回对总线的控制权
8086 8088 引脚图+内部组成框图
8086（16位）/8088（准16位）引脚图及内部组成框图◆8086/8088外部结构：——表现为数量有限的输入/输出引脚（构成了处理器级总线）。
——均为40引脚。
◆8086/8088内部组成:EU执行单元和BIU总线接口单元两个独立单元组成。
❶EU execution unit →不直接与外部打交道。
❷BIU bus interface unit→负责与外部存储器和I/O端口交换数据。
❸EU的任务：负责执行所有指令、给BIU单元提供地址信息和数据信息、管理通用寄存器、标志寄存器。
❹BIU的任务：负责执行所有的外部总线周期。
取指令：从存储器指定地址取出指令送入指令队列排队等待EU控制器按顺序执行。
执行指令：根据EU命令对指定存储单元或I/O端口存取数据。
8086与8088主要区别:内部指令队列缓冲器大小不同和外部数据总线位数不同[内部]❶内部ALU数据总线根数相同。
→都具有16位数据总线。
可处理8位的或16位的数据。
❷内部Q总线根数相同。
→都具有8位的指令队列总线Q总线。
❸内部指令队列缓冲器大小不同。
8086→可容纳6个字节，且在每一个总线周期从存储器可以取出 2个字节的指令代码填入指令队列。
8088→只能容纳4个字节，且在每一个总线周期从存储器只能取出1个字节的指令代码填入指令队列。
[外部]❶外部地址总线根数相同。
→都有20根地址总线。
直接寻址1M字节存储器：202=1M直接寻址64K个I/O端口（寄存器）：162=64K❷外部数据总线位数不同。
8086外部→16根数据总线。
8088外部→8根数据总线。
第3章2—8086微处理器总线周期及引脚
16
第3章 80x86微处理器
第3章：I/O写总线周期
T1 CLK T2 T3 T4
T1状态——输出16位I/O地址A15 ~ A0 IO/M* IO/M*输出高电平，表示I/O操作； S6 ~ S 3 0000 A19/S6 ~ A16/S3 ALE输出正脉冲，表示复用总线输出地址 A15 ~ A8 A15 ~ A8 T2状态——输出控制信号WR*和数据D7 ~ D0 A7 ~ A0 输出数据 ADT3和Tw状态——检测数据传送是否能够完成 7 ~ AD0 T4状态——完成数据传送
6
第3章 80x86微处理器
⑵ 总线写操作时序 总线写操作就是指CPU向存储器或I／O端口 写入数据。图3.4是8086在最小模式下的总线写 操作时序图。 总线写操作时序与总线读操作时序基本相 同，但也存在以下不同之处：
7
第3章 80x86微处理器
T1 CLK M/IO ① 高为读内存 低为读IO ② ⑥ 状态输出 地址 ④ ⑧ BHE输出 ② ⑦ 地址输出 数据输出 ③ ⑨ ⑤ T2 T3 TW T4
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计 算 机的主频决定。如8086的主频为5MHz，1个时钟 周期就是200ns。
15
第3章 80x86微处理器
第3章：存储器写总线周期
T1 CLK IO/M* T2 T3 T4
T1状态——输出20位存储器地址A19 ~ A0 S6 ~ S 3 A19 ~ A16 A19/S6 ~ A16/S3 IO/M*输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 A15 ~ A8 A15 ~ A8 T2状态——输出控制信号WR*和数据D7 ~ D0 A 7 ~ A0 输出数据 AD7 ~ AD0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 ALE
8086-88的引脚与功能
入信号，低电平有效 (15)RESET：CPU的复位输入信号，高电平有效 (16)HOLD：向CPU提出保持请求信号,高电平有效
微机原理
(17)HLDA：CPU对HOLD请求的响应信号，高电平 有效
微机原理
8282
微机原理
8282锁存器
DI0 D Q
DO0
CLK
DI7
STB OE
DO7
微机原理
8286收发器
A0
B0
A7
B7
T
OE
微机原理
3．总线控制器8288 8086 CPU在最大模式下工作时，要借助于总线控 制器8288来形成系统的控制总线。
微型计算机基本原理与接口技术
通常采用MIPS（Million Instructions Per Second） 单位，即每秒执行百万条指令的含义。
2. 最小模式读/写操作总线周期
CLK
A19/S6~A16/S3 A15~A8 AD7~AD0
ALE IO/M RD
一个总线周期
T1
T2
T3
T4
地址输出
状态输出
地址输出
地址输出
数据输入
DT/R DEN
图 8088 读总线周期
微机原理
CLK
A19/S6~A16/S3 A15~A8 AD7~AD0
ALE IO/M WR
DT/R DEN
一个总线周期
T1
T2
T3
T4
地址输出
状态输出
地址输出
8086微处理器引脚
8086微处理器引脚（线）说明﹡8086/8088微处理器采用40条引线双列直插(DIP)封装。
﹡ 8086/8088微处理器引线是对外前端总线及专用信号引线。
﹡ 8086/8088微处理器引线，在逻辑上可分为3类：地址总线信号、数据总线信号、控制总线信号。
还有一些专用信号：电源、地、时钟。
﹡ 8086/8088采用引线分时复用技术，一条引线不同时间代表不同信号,解决引线不够问题。
基本引脚信号﹡AD15～AD0（I/O,三态）：地址/数据复用引脚。
﹡A19/S6 ～ A16/S3（O,三态）：地址/状态复用引脚。
﹡BHE# /S7 （O,三态）:高字节允许/状态复用引脚。
﹡NMI（In）：非屏蔽中断请求线，上升边触发。
﹡INTR (In) ：可屏蔽中断请求线，高电平有效。
﹡RD# (O,三态) ：读选通信号，低电平有效。
﹡CLK (In) : 时钟信号，处理器基本定时脉冲。
﹡RESET (In) :复位信号，高电平有效。
* WR# (O,三态)：写选通信号，低电平有效。
﹡READY (In)：准备好信号，高电平有效。
处理器与存储器及I/O接口速度同步的控制信号。
﹡TEST# (In): 测试信号，低电平有效。
处理器执行W AIT指令的控制信号。
﹡MN/MX# (In):最大/最小工作模式选择信号。
硬件设计者用来决定8086工作模式，MN/MX# =1 8086为最小模式， MN/MX# =0 8086为最大模式。
﹡Vcc (In): 处理器的电源引脚，接 +5V电源。
﹡GND :处理器的地线引脚，接系统地线2）最小模式下的有关控制信号﹡INTA# (O) :最小模式下的中断响应信号。
﹡ALE (O) :地址锁存允许信号。
﹡DEN# (O,三态) ：数据总线缓冲器允许信号。
﹡DT/R# (O,三态) ：数据总线缓冲器方向控制信号。
﹡M/IO# (O,三态) ：存储器或I/O接口选择信号。
﹡WR# (O,三态) ：写命令信号。
第5章-8086(8088)总线操作和时序
T4状态：完成当前数据的采样，结束当前的总线周期。
5.2 8086/8088CPU的引脚信号
8086/8088CPU ➢ 采用40个引脚的双列直插式封装形式。 ➢ 为了解决功能多与引脚少的矛盾，8086/8088CPU采用了
5.1 时钟周期、总线周期和指令周期
时钟周期 8086的基本总线周期需要4个时钟周期
4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数
5.1 时钟周期、总线周期和指令周期
一个基本的总线周期通常包含 4 个T状态
用于等待存储器或I/O接 口相应的等待状态
8088
GND 1 A14 2 A13 3 A12 4 A11 5 A10 6 A9 7 A8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
40 VCC(5V) 39 A15 38 A16/S3 37 A17/S4 36 A18/S5 35 A19/S6 34 SS0(HIGH) 33 MN/MX 32 RD 31 HOLD (RQ/GT0) 30 HLDA (RQ/GT1) 29 WR (LOCK) 28 M/IO (S2) 27 DT/R (S1) 26 DEN (S0) 25 ALE (QS0) 24 INTA (QS1) 23 TEST 22 READY 21 RESET
8086
GND 1 AD14 2 AD13 3 AD12 4 AD11 5 AD10 6 AD9 7 AD8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
80868088 CPU的工作模式与引脚功能
存储器与IO选择线 写信号 读信号 数据发送/接收信号 数据允许信号
微机原理
微机原理
S4
S3
含义
0
0 当前正在使用ES附加段
0
1 当前正在使用SS堆栈段
1
0 当前正在使用CS或未使用任何段寄存器
1
1 当前正在使用DS数据段
引脚功能
（5） NMI INTR INTA
（6） READY RESET TEST CLK
内部寄存器 SS寄存器 ES寄存器 指令队列寄存器
微机原理
内容 0000H 0000H 清除
微机原理
下次课见
模式，其控制总线由CPU的引脚与总线控制器共同形成。
ห้องสมุดไป่ตู้
2. 8086/8088 CPU的引脚与功能
微机原理
说明：
微机原理
小括号内的是最大模式下的引脚含义，小括号外的是
最小模式下的，没有括号的是2种模式相同的引脚含义。
8086与8088引脚的不同：
引脚号 2~8，39
28 34
8086的标注 AD14~AD8,AD15
（7） HOLD HLDA
非屏蔽中断请求输入信号 可屏蔽中断请求输入信号 CPU输出的中断响应信号
准备就绪输入信号 复位信号 测试输入信号 时钟输入信号
总线请求输入信号 总线请求响应输出信号
微机原理
内部寄存器 状态寄存器
IP CS寄存器 DS寄存器
复位后内部寄存器状态
内容 清除 0000H FFFFH 0000H
微机原理
第2章 8086/8088系统结构
8086/8088 CPU的工作模式与引脚功能
1. 8086/8088 CPU的工作模式
计算机硬件技术基础_计算机硬件技术基础课件
1. 执行部件EU： 1）功能: 负责指令的执行, 完成指令译码并 对数据进行所需的处理。 2）组成：
寄存器(16位,8个)： 通用寄存器 AX,BX,CX,DX 指示器 SP,BP 变址寄存器 SI,DI
算术逻辑部件ALU（16位） 标志寄存器FR 暂存器 EU控制系统
第2章 微处理器
• 2.1 • 2.2 • 2.3 • 2.4
8086/8088 内部结构 8086/8088 引脚及功能 8086/8088 系统组织 8086/8088 CPU时序
概述
8086是Intel系列的16位微处理器； 单+5V电源； 时钟频率为5MHz~10MHz； 8086有16根数据线，20根地址线，寻址 内存空间1MB；能处理16/8位数据； 8088为准16 位微处理器，内部DB16条， 外部DB只有8条。
EU和BIU通过指令队列相连接。这两个部 件相互作用，互相依赖。但在大多数情况 下，各自独立操作。
3）工作过程 ① 取出指令操作码译码发出控制指令，
控制“ALU DB”上的数据流向。 ② 如是运算操作，操作数ALU，结果
寄存器，特征状态FR。
③ 如需从外界取数据，向BIU发请求。
2. 总线接口部件BIU：
1）功能：负责与存储器、I/O端口传送数据
2）组成：
ห้องสมุดไป่ตู้
• 四个段寄存器 CS、SS、DS、ES
2.1 8086/8088 CPU内部结构
2.1.1 CPU结构与特点 一、结构框图
• 8088的内部结构从功能分成两个单元
– 总线接口单元BIU——管理8088与系统总线的接口， 负责CPU对存储器和外设进行访问
– 执行单元EU——负责指令的译码、执行和数据的运 算
8086与8088微处理器
2.1 8086/8088微处理器的结构 2.2 8086/8088的引脚信号及工作模式
2.3 8086的程序访问结构
2.1 8086/8088微处理器的结构
8086：16位微处理器 ，16根数据线、20根地址线，可
寻址1M字节；
8088：准16位微处理器 ，其内部寄存器、内部运算部 件以及内部操作均按 16位设计，但对外的数据总线只有 8条。 80 86 功 能 结 构 总线接口部件BIU
控 制 寄 存 器 组
指令指针IP
标志寄存器FR
2.1 8086/8088微处理器的结构
（2）标志寄存器 16位，只用了其中9位，唯一能按位操作的寄存器。 用于反映指令执行结果或控制指令执行形式。
D15 ..D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
OF DF IF TF SF SF、ZF、CF PF 、CF/、 AF ：进位 借位标志
PF：奇偶标志 作用：反映指令对数据作用之后，结果的状态，控制后续指令的执行。 CF=1：最高位需要向前产生进位/ AF：辅助进位标志 ZF：全零标志 PF=1: 结果的低8位中有偶数个1。 3位控制标志：DF、IF、 TF ：数据的第 借位。 AF=1 3。不包括进 位（半个字节） ZF=1：运算结果为全 0 PF=0: 结果的低 8位中有奇数个1。 CF=0：最高位不会向前产生进位 / 作用：值不由数据运算结果决定，由指令直接赋值，决定后续指令执 需要向前产生进位 /借位。 位的情况 影响全部状态标志 :加法、减法运算。 借位。 行情况。 AF=0 ：数据的第 3。 位（半个字节） ZF=0 ：运算结果不为 0 影响部分状态标志 :移位操作。 不会向前产生进位 /借位。 不影响任何状态标志 :数据传送指令。
8086微处理器
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8086引脚介绍
VCC、GND：电源、接地 引脚(3个)，5V
两种模式下，名称和功能相同的32个引脚
AD15—AD0（Address Data Bus）:地址/数据复用信 号输入/输出引脚(16个),分时 输出 。 A19/s6—A15/s3（Address Status Bus）: 地址/状态复用 信号输出引脚(4个),分时输出。
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8086引脚介绍
最大模式
Lock(Lock)：总线封锁，输出引脚，低电平有效， 当该引脚输出低电平时，系统中其它总线部件就不 能占用系统总线。 RQ/GT0、RQ/GT1 (Request/Grant)：总线请求 信号输入/总线允许信号，输出引脚。这两个信号端 可同时接CPU以外的两个协处理器，用来发出使用 总线的请求信号和接收CPU对总线请求信号的应答。 这两个引脚都是双向的，请求与应答信号在同一引 脚上分时传输，方向相反。其中 RQ/GT0比 RQ/GT1 的优先级高。
最小模式
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8086引脚介绍
最小模式
INTA（Interrupt Acknowledge）:中断响应信号，输出引脚，低电 平有效。该引脚是CPU响应中断请求后，向中断源发出的认可信号。
ALE（Address Lock Enable）:地址锁存允许，输出引脚，高电 平有效。CPU通过该引脚向地址锁存器8282/ 8283发出地址锁存允 许信号，把当前地址/数据复用总线上输出的地址信息，锁存到地址 锁存器8282/8283中去。
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8086引脚介绍
TEST(Test):测试信号，输入引脚，低电平有 效,TEST信号与WAIT指令结合起来使用，CPU执行 WAIT指令后，处于等待状态，当TEST引脚输入低电 平时，系统脱离等待状态，继续执行被暂停执行的指 令。
微机原理2[1].2微处理器引脚
![微机原理2[1].2微处理器引脚](https://img.taocdn.com/s3/m/56668d49852458fb770b56bc.png)
（3） WR# (Write)
写信号，三态输出，低电平有效，表示当前CPU正在写存 储器或I／O端口。
（4）M／IO# (Memory／IO )
存储器或I／O端口访问信号。三态输出，M／IO#为高电 平时，表示当前CPU正在访问存储器，M／IO# 为低电平时， 表示当前CPU正在访问I／O端口。 【注】8088的此引脚为M#/IO。
INTR NMI AD15 RD A16/S3 BHE/S7 READY A19/S6 RESET MN/MX TEST CLK （RQ/GT0）/ HOLD (RQ/GT1) / HLDA (LOCK) / WR ( S2 ) / M/IO ( S1 ) / DT/R ( S0 ) / DEN VCC ( QS0 ) / ALE GND ( QS1 ) / INTA
（7） NMI( Non—Maskable Interrupt Request)
不可屏蔽中断请求信号。由外部输入，边沿触发，正 跳沿有效。CPU一旦测试到NMI请求信号，待当前指令 执行完就自动从中断入口地址表中找到类型2中断服务 程序的入口地址，并转去执行。
（8）TEST#
测试信号。由外部输入，低电平有效。当CPU执行WAIT指 令时(WAIT指令是用来使处理器与外部硬件同步)，每隔5个 时钟周期对TEST进行一次测试，若测试到该信号无效，则 CPU继续执行WAIT指令，即处于空闲等待状态；当CPU测到 TEST输入为低电平时，则转而执行WAIT的下一条指令。
二、8086CPU的主要操作
1、系统复位与启动
通过RESET引脚上的触发信号来执行。 寄存器 标志寄存器 指令指针IP CS寄存器 DS寄存器 状态 清0 0000H FFFFH 0000H 寄存器 SS寄存器 ES寄存器 指令队列 其它寄存器 状态 0000H 0000H 空 0000H
8086和8088引脚图
••AD7～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0，其他时间用于传送8位数据D7～D0•A15～A8（Address）中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A8•A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态•ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息•IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态•WR*（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口•RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据•READY 存储器或I/O口就绪，输入、高电平有效•DEN*（Data Enable）数据允许，输出、三态、低电平有效•DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）•SS0*（System Status 0）最小组态模式下的状态输出信号•INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效•INTA*（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效•NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效•HOLD总线保持（即总线请求），输入、高电平有效•HLDA（HOLD Acknowledge）总线保持响应（即总线响应），输出、高电平有效•RESET复位请求，输入、高电平有效•MN/MX*（Minimum/Maximum）模式选择，输入接高电平时，8088引脚工作在最小模式；反之，8088工作在最大模式•TEST*测试，输入、低电平有效•CPU引脚是系统总线的基本信号•可以分成三类信号：•8位数据线：D0～D7•20位地址线：A0～A19•控制线：•ALE、IO/M*、WR*、RD*、READY•INTR、INTA*、NMI，HOLD、HLDA•RESET、CLK、Vcc、GNDAD15 ~ AD0（Address/Data）地址/数据分时复用引脚，双向、三态A19/S6 ~ A16/S3（Address/Status） (35 ~ 38)地址/状态分时复用引脚，输出、三态ALE（Address Latch Enable） (25)地址锁存允许，输出、高电平有效，是微处理器提供给地址锁存器8282/8283的控制信号(不能悬空) IO* /M（Input and Output/Memory） (28) I/O或存储器访问，输出、三态WR*（Write） (29) 写控制，输出、三态、低电平有效RD*（Read） (32) 读控制，输出、三态、低电平有效DEN*（Data Enable） (26) 数据允许，输出、三态、低电平有效DT/R*（Data Transmit/Receive） (27)数据发送/接收，输出、三态高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）READY (22) 存储器或I/O口就绪，输入、高电平有效如果测到高有效，CPU直接进入下一步如果测到无效，CPU将插入等待周期TwSSO*（System Status O） (34) 最小组态模式下的状态输出信号INTR（Interrupt Request） (18) 可屏蔽中断请求，输入、高电平有效INTA*（Interrupt Acknowledge） (24) 可屏蔽中断响应，输出、低电平有效NMI（Non-Maskable Interrupt） (17) 不可屏蔽中断请求，输入、上升沿有效HOLD (31) 总线保持（即总线请求），输入、高电平有效HLDA（HOLD Acknowledge） (30)总线保持响应（总线响应），输出、高电平有效RESET (21)复位请求，输入、高电平有效MN/MX*（Minimum/Maximum） (33) 组态选择，输入接高电平时，8086引脚工作在最小模式；反之，8086工作在最大模式TEST* (23) 测试，输入、低电平有效CPU引脚是系统总线的基本信号可以分成三类信号⏹16位数据线：D0 ~ D15⏹20位地址线：A0 ~ A19⏹控制线：⏹ALE、IO/M*、WR*、RD*、READY⏹INTR、INTA*、NMI，HOLD、HLDA⏹RESET、CLK、Vcc、GND。
80868088CPU引脚信号和工作模式
第二节8086/8088CPU引脚信号和工作模式本节介绍8086管脚信号的定义。
8086是一个40管脚的器件，为了便于组成不同规模的系统，Intel公司为8086设计了两种工作模式。
在不同的工作模式下，管脚的定义不同。
学习管脚信号的定义，是为下一步总线操作时序和系统组成的学习打下基础。
8086的工作方式1.两种工作方式为了便于组成不同规模的系统，在8086芯片中设计了两种工作模式，即最小模式和最大模式。
2.如何设定工作方式8086CPU的MN/MX＃（Minimum/Maximum Mode Control）管脚，是最大最小模式控制信号（标号33），它决定了8086工作在哪种工作模式。
如果MN/MX＃接+5V，则CPU 工作在最小模式；MN/MX＃接地，CPU工作在最大模式。
MN/MX＃管脚为信号输入管脚，在设计系统时，根据选择的工作模式，将该信号直接连接+5V或地。
8086CPU引脚的特点：多数引脚采用复用、分时，因为40条引脚不够分配，只能使一部分引脚分时复用：一条引脚当两条引脚使用。
8086管脚图见图4.2.1（图4.2.1同时给出了8088的管脚图），图中第24～31号管脚具有两种定义。
括弧中表示的是最大模式下的管脚定义。
首先我们介绍8086在最小模式下的管脚定义。
有一部分引脚的功能和CPU的工作方式有关：在最小方式和最大方式下，这些引脚可能有不同的功能。
一、引脚信号与功能1.数据总线D0～D1516位（8088仅8位），双向传输，可分别使用其低8位或高8位，该总线与地址总线A0～A15共用CPU引脚形成复用总线AD0～AD15，地址、数据分时传送。
2.地址总线A0～A1920位，单向，地址由CPU产生，用于寻址访问存储器单元或IO端口。
A0～A15与D0～D15复用，A16～A19与状态信号S3～S6复用(A16/S3～A19/S6)。
其中AD15～AD0地址／数据复用信号（标号2～16、39），双向，三态。
微处理器的引脚、功能和工作时序
CLK
GND
2.4.1 8086/8088 微处理器的引脚及功能
1
40
8086 微处理器
20
21
2、读写控制信号引脚
Vcc(+5V)
AD15 A16 /S3 A17 /S4 A18 /S5 A19 /S6 BHE/S7 MN/ MX
RD
HOLD( RQ/ GT0 ) HLDA( RQ/ GT1 ) WR( LOCK)
ALE(QS0 )
INTA (QS1)
TEST
READY
RESET
图1-7 8086微处理器的封装外形
第3 页
2.4.1 8086/8088 微处理器的引脚及功能
GND
AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI
2.4 8086/8088 微处理器子系统
CPU的引脚及总线： CPU芯片上有许多像针一样的引线，称
之为引脚。 CPU工作时通过这些引脚向微机系统内
其他功能部件传递各种信号。引脚上传送
的是二用进于制在信C号P（U0和或存1）储，器这或种I信/O号接用高 低口电间压传来送表数示，据高（电指压令（或如数5V据DC））。表示1，
例如，某CPU的主频f= 5MHz，则其时钟周期
T = 1/f = 1/（5MHz） = 200ns（1ns=10-
9S）。
第 14 页
2.6.1 指令周期、总线周期和时钟周期
4、总线周期的组成
8086／8088CPU的一个基本的总线周期由4个时钟周期 组成，习惯上称之为4个时钟状态：
T1状态、T2状态、T3状态、T4状态 每一个T2时状钟态状～态T4内状完态T成1：状CP一态U些：输出基所本访操问作的。存储器或I/O端 一个总线传周送期数完据成。一口次的数地址据信传息输。，至少包括传送地址 和传送数据两个过程。
8086_8088处理器
8086/8088处理器1、引言8086/8088微处理器是Intel公司推出的第三代CPU芯片，它们的内部结构基本相同，都采用16位结构进行操作及存储器寻址，但外部性能有所差异，两种芯片都封装在相同的40脚双列直插组件（DIP）中。
2、8086微处理器的一般特点A、16位内部结构，16位双向数据信号线；B、20位地址信号线，可寻址1M字节存储单元；C、较强的指令系统；D、利用第十六位的地址总线来进行I/O端口寻址，可寻址64K个I/O端口；E、中断功能强，可处理内部软件中断和外部中断，中断源可达256个；D、单一的+5V电源，单相时钟5MHz另外，Intel公司同期推出的Intel 8088微处理器是一种准16位微处理器，其内部寄存器、内部操作等均按16位处理器设计，与Intel 8086微处理器基本相同，不同的是其对外的数据线只有8位，目的是为了更方便地与八位I/O接口芯片相兼容。
8088内部结构图3、8086/8088 CPU内部寄存器8086/8088 CPU内部寄存器可分为通用寄存器和专用寄存器两大类，专用寄存器包括指针寄存器、变址寄存器等。
①通用寄存器8086/8088有4个16位的通用寄存器（AX、BX、CX、DX），可以存放16位的操作数，也可分为8个8位的寄存器（AL、AH；BL、BH；CL、CH；DL、DH）来使用。
其中AX称为累加器，BX称为基址寄存器，CX称为计数寄存器，DX称为数据寄存器。
②指针寄存器系统中有两个16位的指针寄存器SP和BP，其中SP是堆栈指针寄存器，由它和堆栈段寄存器SS一起来确定堆栈在内存中的位置； BP是基数指针寄存器，通常用于存放基地址。
③变址寄存器系统中有两个16位的变址寄存器SI和DI，其中SI是源变址寄存器，DI是目的变址寄存器，都用于指令的变址寻址方式。
AH&AL＝AX：累加寄存器，常用于运算；BH&BL＝BX：基址寄存器，常用于地址索引；CH&CL＝CX：计数寄存器，常用于计数；DH&DL＝DX：数据寄存器，常用于数据传递。
第2章INTEL80868088微处理器详解
物理地址
图2.2 20位物理地址的产生过程
8
2.1.2 、EU （Execution Unit）执行单元
（1）、 功能：负责指令的译码和执行。
（2）、 组成：
16位的运算器ALU ：包括数据的算数/逻辑运算和偏移地址的运算 ； 16位的标志寄存器（PSW）：9个标志位，其中6个条件（状态）标
志位用于存放结果状态；
8088：8位 (称为准16位 CPU)
地址总线：20位，可直接寻址1MB存储空间。
寻址方式：7种基本的寻址方式（细分为24种） 提供了灵活的操作数存取方法。
1
指令系统：100条基本指令。
数据传送 算数运算 指令类型：逻辑运算 串处理指令 控制转移 处理器控制
数据类型
位 字节 字 字节串 字串 BCD数
DEBUG中不提供符号）
15
标志位 CF
PF
AF
ZF SF IF
DF OF
标志名
进位/借位标 志
奇偶校验标 志
辅助进位/借 位标志 零标志
符号标志
中断允许标 志
方向标志
溢出标志
表示1 CY
PE
AC
ZR NG EI
DN OV
表2.2 PSW中标志位的符号表示
表示0 NC PO NA NZ PL DI UP NV
SF：符号标志，指令执行结果的最高二进制位是0还是1，为0，则 SF=0。代表正数；为1，则SF=1，代表负数。
PF：奇偶校验标志，用来表示指令执行结果的低8位中1的个数是奇 数还是偶数，若为奇数个“1”则PF=0，若为偶数个“1”则PF=1。
ZF：零标志，用来表示指令执行结果是否为0，若为0则ZF=1，否则 ZF=0。
微机原理16位32位CPU(8086)
S6-S3：输出CPU的工作状态。 S6：指示8086/8088当前是否与总线相连， S6=0，表示 8086/8088当前与总线相连。 S5：表明中断允许标志当前的设置。 S5=0，表示CPU中断是关闭的，禁止一切可屏蔽中断源的 中断请求；S5=1，表示CPU中断是开放的，允许一切可屏 蔽中断源的中断申请。
出一个“准备好”信号，之后CPU才会自动脱离TW状态而进入T4状态。
• ⑤在T4状态，总线周期结束。
2.1.2 8086的引脚信号和工作模式
1. 最小模式和最大模式的概念
根据所连的存储器和外设规模的不同，使它们可以在两种模式下工 作： (1)最小模式:
在系统中只有一8086/8088CPU。 (2)最大模式： 有两个或两个以上的CPU，一个为主处理器8086/8088， 另一个为协处理器8087/8089。 数值运算协处理器8087, 输入输出协处理器8089。
奇
进
偶
借
标
位
志
标
志
1-有进Байду номын сангаас借位 0-无进、借位
1-低4位向高4位有进、借位 0-低4位向高4位无进、借位
④标志寄存器
根据功能，标志可以分为两类：状态标志和控制标志 状态标志：表示前面的操作执行后，ALU所处的状态，这种状态像某
种先决条件一样影响后面的操作。 控制标志：表示对某一种特定的功能起控制作用。指令系统中有专门
2.1.1 8086的编程结构
在编程结构图中，从功能上划分，8086分为两大部分：即 总线接口部件BIU（Bus Interface Unit） 执行部件EU（Execution Unit）
引脚介绍
非屏蔽中断（ 非屏蔽中断（ NMI），上升沿有效。 ） 上升沿有效。 不受中断允许标志IF的控制 ， 不受中断允许标志 的控制， 也不能用软件 的控制 进行屏蔽。 进行屏蔽。 可屏蔽中断（INTR和 INTA 中断响应信号） 可屏蔽中断（ 和 中断响应信号） 当INTR=1，并且中断允许标志位 ，并且中断允许标志位IF=1时，则CPU 时 在当前指令周期结束后 转入中断响应周期。 指令周期结束后， 在当前指令周期结束后，转入中断响应周期。 中断响应信号： 对中断请求信号INTR 对中断请求信号 INTA 中断响应信号：CPU对中断请求信号 的响应。目的为了获取中断类型码。 的响应。目的为了获取中断类型码。
控制引脚线
8086/8088的引脚信号及工作模式 2.3 8086/8088的引脚信号及工作模式
1. 地址、数据引脚线 AD0～AD15： 分时复用的地址数据引脚线，双向、三态。 T1期间作地址线A15～A0用，输出存储单元低16位地址。 T2～T3期间作数据线D15～D0用，双向。 写操作为T2～T3； 读操作为T3，T2处于悬空状态； CPU响应中断及系统总线处理“保持响应”状态时， AD0～AD15处于悬空状态。
择两种工作模式？ 择两种工作模式？
思考：何时传输
地址， 地址，何时传输 数据？ 数据？
•
8086/8088的引脚信号及工作模式 2.3 8086/8088的引脚信号及工作模式
2.2.1 8086CPU的引脚及其功能 的引脚及其功能 8086有 40个引脚 ， 其中第 有 个引脚 33 （最小 最大模式）脚很 最小/最大模式 最大模式） 关键，它是一条输入线， 关键，它是一条输入线，可 以加高电平， 以加高电平，也可以加低电 平，由该线所加电平的高或 低电平决定24-31引脚的功 低电平决定 引脚的功 能 （ 24-31引脚括号内为最 引脚括号内为最 大模式功能） 大模式功能）其他引脚不受 第 33 引 脚 的 影 响 ， 我 们 把 这部分引脚称为一般引脚 一般引脚。 这部分引脚称为一般引脚。
第5讲、8086_8088微处理器引脚功能、总线结构和时序
第五讲8086/8088微处理器引脚功能、总线结构和时序第一节、8086/8088引脚信号和功能第二节、8086/8088最小模式和最大模式第三节、8086/8088主要操作第四节、8086存储器的分体结构第一节8086/8088引脚信号和功能一、8086/8088的两种工作模式二、8086/8088引脚信号和功能一、8086/8088的两种工作模式8086/8088CPU有两种模式：最小模式和最大模式。
y最小模式系统中只有8086/8088一个微处理器(单处理器模式)。
所有的总线控制信号都直接由8086/8088产生。
总线控制逻辑电路被减少到最小。
适合于较小规模的系统。
y最大模式包含两个（以上）微处理器，其中一个主处理器是8086/8088，其他的处理器称为协处理器，协助主处理器工作。
适合于中等规模或大型的8086/8088系统中。
系统的控制总线由总线控制器8288来提供：¾8288增强了8088CPU总线的驱动能力；¾将8086的状态信号(S2~S0)进行译码，提供8086对存储器、I/O接口进行控制所需的信号。
最小模式与最大模式的主要区别8086/8088外部引脚图（括号内为最大模式时引脚名）8088地A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMI INTR CLK 地Vcc(5V)A15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MX RDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK M/IO DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TEST READY RESETVcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MX RDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TEST READY RESET8086（1）地址/数据复用引脚(AD15~AD0 )是分时复用①在总线周期来输出要访问的存储器地址或口地址A15~A②在总线周期的其他时间内，作为双向数据总线：对8086就是（对8088地AD14AD13Vcc(5V)AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD (RQ/GT0)HLDA (RQ/GT1)WR (LOCK)M/IO (S2)DT/R ( S1 )DEN (S0 )ALE (QS0)INTA (QS1)TESTREADYRESET8861.两种模式下公共引脚(2) 地址/状态复用引脚A19/S6~ A16/S3分时复用引脚，输出，三态。
8086外部基本引脚与工作模式
A0
操
作
0 从偶地址开始读/写一个字
0 从偶地址单元或端口读/写一个字节
1 从奇地址单元或端口读/写一个字节
1 从奇地址开始读/写一个字 0 （在两个总线周期传送16位数字）
所用的数据引脚
AD15~AD0 AD7~AD0 AD15~AD8 AD15~AD8 AD7~AD0
从偶 A0=0 BHE=1
8086的内部结构
AH
AL
BH
BL
CH
CL
DH
DL
SP
BP
DI
SI
通用 寄存器
16位
地址加法器
20位
Σ
16位
CS DS SS ES IP
内部寄存器
输入/输出 控制电路 外部
总线
暂存寄存器
ALU 标志
执行部分 控制电路
指令队列缓冲器
1 2 34 5 6
8位
执行部件EU
总线接口部件BIU
返回本节
表2.2 S3、S4代码组合与当前段寄存器的关系(了解其含义！)
待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU 才重新获得总线控制权 。
⑤ 其它引脚 RESET 复位请求，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当它再度返回无效时，CPU 将重新开始工作
8088复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H CLK（Clock） 时钟输入
MN/MX*接高电平为最小模式 MN/MX*接低电平为最大模式
2.3.2 8086微处理器外部基本引脚
GND
AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1
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•
•AD7～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0，其他时间用于传送8位数据D7～D0
•A15～A8（Address）中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A8
•A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态
•ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息
•IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态
•WR*（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口
•RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据
•READY 存储器或I/O口就绪，输入、高电平有效
•DEN*（Data Enable）数据允许，输出、三态、低电平有效•DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）
•SS0*（System Status 0）最小组态模式下的状态输出信号•INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效
•INTA*（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效
•NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效
•HOLD总线保持（即总线请求），输入、高电平有效
•HLDA（HOLD Acknowledge）总线保持响应（即总线响应），输出、高电平有效
•RESET复位请求，输入、高电平有效
•MN/MX*（Minimum/Maximum）模式选择，输入接高电平时，8088引脚工作在最小模式；反之，8088工作在最大模式
•TEST*测试，输入、低电平有效
•CPU引脚是系统总线的基本信号
•可以分成三类信号：
•8位数据线：D0～D7
•20位地址线：A0～A19
•控制线：
•ALE、IO/M*、WR*、RD*、READY
•INTR、INTA*、NMI，HOLD、HLDA
•RESET、CLK、Vcc、GND
AD15 ~ AD0（Address/Data）地址/数据分时复用引脚，双向、三态
A19/S6 ~ A16/S3（Address/Status） (35 ~ 38)地址/状态分时复用引脚，输出、三态
ALE（Address Latch Enable） (25)地址锁存允许，输出、高电平有效，是微处理器提供给地址锁存器8282/8283的控制信号(不能悬空) IO* /M（Input and Output/Memory） (28) I/O或存储器访问，输出、三态
WR*（Write） (29) 写控制，输出、三态、低电平有效
RD*（Read） (32) 读控制，输出、三态、低电平有效
DEN*（Data Enable） (26) 数据允许，输出、三态、低电平有效DT/R*（Data Transmit/Receive） (27)数据发送/接收，输出、三态高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）
READY (22) 存储器或I/O口就绪，输入、高电平有效如果测到高有效，CPU直接进入下一步
如果测到无效，CPU将插入等待周期Tw
SSO*（System Status O） (34) 最小组态模式下的状态输出信号INTR（Interrupt Request） (18) 可屏蔽中断请求，输入、高电平有效
INTA*（Interrupt Acknowledge） (24) 可屏蔽中断响应，输出、低电平有效
NMI（Non-Maskable Interrupt） (17) 不可屏蔽中断请求，输入、上升沿有效
HOLD (31) 总线保持（即总线请求），输入、高电平有效
HLDA（HOLD Acknowledge） (30)总线保持响应（总线响应），输出、高电平有效
RESET (21)复位请求，输入、高电平有效
MN/MX*（Minimum/Maximum） (33) 组态选择，输入
接高电平时，8086引脚工作在最小模式；反之，8086工作在最大模式
TEST* (23) 测试，输入、低电平有效CPU引脚是系统总线的基本信号
可以分成三类信号
⏹16位数据线：D0 ~ D15
⏹20位地址线：A0 ~ A19
⏹控制线：
⏹ALE、IO/M*、WR*、RD*、READY
⏹INTR、INTA*、NMI，HOLD、HLDA
⏹RESET、CLK、Vcc、GND。