数字跑表的设计与仿真

EDA设计与应用课程设计:数字跑表的设计与仿真学院：机械与电子工程学院
专业：电子科学与技术
班级：1221402
学号：201220140223
姓名：杨卡
2014年11月
一、实验目的:
1) 进一步学习更复杂的EDA项目设计，更熟练地掌握VHDL语言设计。

2) 学习动态数码管的VHDL编程。

3) 更加熟练计时显示、进位和校时的编程方法。

二、实验要求：
1)设计一个具有、‘分’、‘秒’、‘1/100秒’的十进制数字显示的数字跑表。

2)要有外部开关，控制计数器的直接清零、启动和暂停/连续计时功能。

三、实验内容：
1)数字跑表功能：计时精度10ms，计时范围为59分59.99秒。

设置两种模式，模式一：对单个人计数，能实现暂停、显示及清零功能，并在数码管上实时显示；模式2：实现对多个人的同时计时，在数码管上实时显示，并能在液晶显示屏上回显出6个时间，可控制显示。

2)数字跑表分模块设计：数字跑表设置如下的子模块。

分频模块；模式1控制模块；模式2控制模块；计时模块；数码管译码模块；液晶译码模块；液晶显示模块。

百分秒、秒和分等信号即采用BCD译码计数方式，根据上述设计要求，用Verilog对数字跑表的描述如下。

仍然采用引脚属性定义语句进行引脚的锁定。

四、设计程序（此处只写出与课本中不同的部分）
为了便于显示，百分秒、秒和分钟信号皆采用BCD码计数方式，并直接输出到6个数码管显示出来。

根据上述设计要求，用Verilog HDL语言对数字跑表描述如下。

/*信号定义：
CLK: 时钟信号；
CLR: 异步复位信号；
PAUSE: 暂停信号；
MSH,MSL: 百分秒的高位和低位；
SH,SL：秒的高位和低位；
MH,ML: 分钟的高位和低位。

*/
module paobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML);
input CLK,CLR,PAUSE; output[3:0] MSH,MSL,SH,SL,MH,ML;
reg[3:0] MSH,MSL,SH,SL,MH,ML;
reg cn1,cn2; //cn1为百分秒向秒进位，cn2为秒向分进位
//****************百分秒计数进程，每计满100，cn1产生一个进位*******
always @(posedge CLK or posedge CLR)
begin if(CLR) begin {MSH,MSL}<=8'h00; cn1<=0;end //异步复位
else if(!PAUSE) //PAUSE为0时正常计数，为1时暂停计数
begin
if (MSL==9) begin MSL<=0;
if (MSH==9) begin MSH<=0;cn1<=1;end
else MSH<=MSH+1;end
else begin MSL<=MSL+1;cn1<=0;end
end
end
//******************秒计数进程，每计满60，cn2产生一个进位********* always @(posedge cn1 or posedge CLR)
begin if(CLR) begin {SH,SL}<=8'h00;cn2<=0; end //异步复位
else if(SL==9) begin SL<=0;
if (SH==5) begin SH<=0;cn2<=1; end
else SH<=SH+1;end
else begin SL<=SL+1;cn2<=0;end
end
//******************分钟计数进程，每计满60，系统自动清零********* always @(posedge cn2 or posedge CLR)
begin if(CLR) begin {MH,ML}<=8'h00;end //异步复位
else if (ML==9) begin ML<=0;
if(MH==5) MH<=0;else MH<=MH+1;end
else ML<=ML+1;
end
endmodule
五、心得体会：
此次课程设计，从程序设计到仿真，我经历了一个困难重重，愈挫愈勇的过程。

设计程序时，我冥思苦想最优方案，第一天我耐心看书本上例题程序，希望从中得到一点启示，结果收获不大。

第二天我把从网上得到的一点启发在寝室写好程序后，第二天就开始在实验室进行编译，发现出了很多语句和嵌套方
面的错误，例如begin和and使用；文件的取名与存盘，建议存盘的文件名与Verilog模块名一致，文件的后缀是.v；工作目录：好的习惯是为当前设计工程创建一个子目录，并将与当前工程相关的所Verilog文件存于该子目录下。

查找错误是一个需要耐心的工作，我逐个修改，不明白的地方问同学，问老师，终于编译的程序没有错误，只有几个警告，但是这不影响后面的功能仿真，当天晚上我在寝室再次进行编译，同时也完成了后面的仿真，结果很好的实现了要求的功能。

最后一天我拿写好的程序结果给老师验收，结果可想而知没出现问题，实现了本课程设计的要求。

在此次课程设计中，我着实的得到了不少锻炼。

且不说设计程序时让我拣起了不少不太熟悉和有些遗忘的知识，且不说在电脑上连接仿真查错到半夜的煎熬，但是我还是坚持了下来，耐着性子将程序仿真成功。

这个过程中，我不仅掌握了调试电路的几种方法，更是理解了科学研究的严谨认真的态度和踏踏实实做事的习惯。

我最终能够成功，和在遇到不顺情绪低落的时候的不气馁和坚持不懈有很大关系。

本次课程设计，不但加深了我对课本知识的理解，并且在实践中提高了我的分析能力、设计能力以及抗挫折的心理调节能力。

通过此次设计，我对于电子技术的兴趣大大提高，并且看到了自己和实际工作所需能力的差距，将在日后的学习中以更加认真严谨的态度去对待自己所学的学科。