《数字电路与逻辑设计》第二章答案

1
A
G1
R
&

F1
G2
A
G1 R
≥1
G2
F2
题图 2-3
答案：对图 1： (1)输出低电平时 要求 Vi2≤ViLmax ; IiL=Iis=1mA
VoL+IiL*R≤ViLmax
R≤(0.3-0.1)/IiL≈0.2K 2）输出高电平时 要求 Vi2≥Vihmin
Voh-Iih*R≥Vihmin
题图 2-7
答案：不能
VOH ≥3.5Ｖ， VOL ≤ 2-8 由 CMOS 门组成的电路如题图 2-8 所示。 已知 VDD =5V，
0.5Ｖ。门的驱动能力 IO=±4mA。问某人根据给定电路写出的输出表达式是 否正确？
题图 2-8 (a) F1 = AB • CD (b) F2 =AB+CD (c) F3 =AB+CD 2-9 正确 正确 不正确
CMOS 门电路如题图 2-9 所示,分析此电路所完成的逻辑功能。
VDD
C B A F
答案： F = A + B + C 题图 2-9 2-10 逻辑门电路如题图 2-10 所示，针对下面两种情况，分别讨论它们的
输出与输入各是什么关系？
两个电路均为 CMOS 电路输出高电平 5V，输出低电平 0V。 答案： F1 = A; F 2 = 1 两个电路均为 TTL 电路输出高电平 3.6V，输出低电平 0.3V，门电路的开门 电阻为 2KΩ ，关门电阻为 0.8kΩ 。 答案： F1 = A; F 2 = A
A B
100Ω ≥1
A F1 B
& F2
10K
(a) 题图 2-10
(b)
2-11 CMOS 门电路如题图 2-11 所示，试写出各门的输出电平。
题图 2-11 答案：（a）VDD 2-12 （b ）0 （c）0
CMOS 与或非门不使用的输入端应如何连接？
答案：当在一起的两个输入端都不使用时，它们同时接地； 当在一起的两个输入端只有一个不使用时，它通过电阻接电源。
TTL
≥1
答案：1）当非们输出为高电平时： 由 CMOS 的或非门电路可以得到， 当或非门的 3 个输入端并接到高电平时， 三个并接的 NMOS 管导通，而三个串接的 PMOS 管都截止，所以其输入高电平
总电流为 3×IiH， n =
IoH 0.5mA = ≈ 166 IiH 3 × 1uA
由 CMOS 的与非门电路可以得到， 当与非门的 3 个输入端并接到高电平时， 三个串接的 NMOS 管导通，而三个并接的 PMOS 管都截止，所以其输入高电平 总电流为 3×IiH， n =
由 CMOS 的与非门电路可以得到， 当与非门的 3 个输入端并接到低电平时， 三个串接的 NMOS 管都截止，而三个并接的 PMOS 管导通，所以其输入低电平 总电流为 3×IiL， n =
IoL 0.5mA = ≈ 166 IiL 3 ×1uA
总结以上结果，对电路（a）能够驱动 166 个三输入端或非门，对电路（b） 能够驱动 166 个三输入端与非门。
Iih＝20×3＝60uA ∴R≤0.2K
R≤(3.5-2.4)/0.06≈18.3K 对图 2： 输出高电平时 Ioh-IR>=Iih 0.36mA-Vohmin/R>=0.02*3 输出低电平时： 2-4
R>=3.5/0.3mA=11.7K 自动满足 ∴R>11.7K
Iol 肯定大于 Iil
在 STTL 集成电路中，采取了哪些措施来提高电路的开关速度？
选 RL=1K 2-6 已知题图 2-6 中各个门电路都是 74H 系列 TTL 电路，试写出各门电路的 输出状态（0，1 或 Z）
Vcc ViH NO_ INPUT
&
Y1
ViL
≥1
ViH Y2
&
Y3
0
≥1
Vcc ViL EN=1
1
10K
0
ViL
Y4
& Y5
Vcc
1K
=
Y6
100
1
1
0
题图 2-6 2-7 已知 TTL 三态门电路及控制信号 C1 ，C2 的波形如题图 2-7 所示，试分析 此电路能否正常工作。
2-13 分析题图 2-13 所示各 CMOS 门电路，哪些能正常工作，哪些不能。写 出能正常工作的输出信号的逻辑表达式。
题图 2－13 答案： Y1 = A ； Y 2 = AB ； Y 3 = A, Y 3' = A ; Y4 不能; Y 5 = AB • CD Y6 不能； Y 7 = E AB + ECD ; Y8 不能 ； Y 9 = EA + EB ;Y10 不能 2-14 试分别画出实现逻辑函数 F1 = AC + BD + E ; F 2 = ( A + B) D + C 的 CMOS 电 路图。 答案：
改进措施：在 74H 系列的基础上 ①采用抗饱和三极管提高速度，②采用有 源泻放回路 2-5 试为题图 2-5 中的 RL 选择合适的阻值，已知 OC 门输出管截止时的漏
电流为 IOH=150μA，输出管导通时允许的最大负载电流为 ILM=16mA；负载 门的低电平输入电流为 IIL=1mA，高电平输入电流为 IIH=40μA，V'CC=5V， 要求 OC 门的输出高电平 VOH≧3.0V，输出低电平 VOL≦0.3V。
题图 2-5
答案：①输出为高电平时：
∴ RL ≤ =
′ − VOH (min) VCC nI OH + mI IH
(n = 2, m = 8)
5−3 = 3.2k 2*0.15 + 8*0.04
RL ≥
②当输出为低电平：
=
′ − VOL VCC (m ' = 6) I LM − m′I IL 5 − 0.3 = 0.47 K 16 − 6 × 1
VDD
B A E C D E A B C A D C B A
VDD
D
F1
VDD
F2
D
B
2-15 设 CMOS 门电路参数为 IOH＝0.5mA，IOL＝0.5mA，IiH=1uA，IiL＝1uA，试 问题图 2-15 能够驱动门的个数。
≥1
& 1
1
≥1
& (a)
题图 2 － 15
(b)
≥1
& . . . &
vI2=1.4V
（2）vI1=0.2V
vI2=0.2V
（3）
RP (V − v BE 1 ) RP + R1 CC
vI1 ＝ 3.2V
vI2=1.4V （ 4 ） vI1 经 100 Ω电阻接地；
vI 1 = =
RP (V − v BE 1 ) RP + R1 CC
0.1 (5 − 0.7) = 0.14V 0.1 + 3
vI2= vI1 =0.14V
（5）vI1 经 10K 电阻接地 2-3
vI2=1.4V
已知 TTL 门的参数是 VOH=3.5V, VOL=0.1V, VIHmin=2.4V, VILmax =0.3V,IIH=20
μA,IIS=1.0mA, IOH=360μA,IOL=8mA,求题图 2-3 中 R 的取值范围.
IoH 0.5mA = ≈ 166 IiH 3 × 1uA
2）当非们输出为低电平时： 由 CMOS 的或非门电路可以得到， 当或非门的 3 个输入端并接到低电平时， 三个并接的 NMOS 管都截止，而三个串接的 PMOS 管导通，所以其输入低电平 总电流为 3×IiL， n =
IoH 0.5mA = ≈ 166 IiH 3 × 1uA
vI1 悬空；（2）vI1=0.2V；（3）vI1=3.2V；(4) vI1 经 100Ω电阻接地；（5） vI1 经 10K 电阻接地。
V CC
v I1 v I2
V
& &
R1 3k
v I1 v I2
vB1 T1 100 100K
be 2 be 5
题图 2-2 答案：（1） vI1 悬空
vI 1 =
2-1 已知门电路及重复频率为 100MHZ 的输入信号如题图 2-1 所示。试补画 出下列两种情况下的输出信号波形。 不考虑非门的延迟时间； 设非门、与非门的延迟时间均为 t PD =10ns.
答案：
Vi
t Vo1 10ns 20ns
Vo2
2-2 试说明在下列情况下，用万用表测量题图 2-2 中 vI2 得到的电压各为多 少？与非门为 74H 系列 TTL 电路，万用表使用 5V 量程，内阻为 20KΩ/V。