数字逻辑实验报告2-模板
上海大学数字逻辑实验报告
用逻辑代数的公理、定理、规则转换成最小项的方法进行变换，形成与非门的组合。A?b??A?b??Ab
3、实验步骤：
1）写出与非门构成或门的表达式。
2）按照表达式连接74Ls00的引脚。
3）拨动开关和观察二极管的变化，记录数据。
4、实验数据：
5、实验现象：
在或门中，只要一个输入为1，输出值就为1，绿灯亮；当两个输入均为0时，则输出值为0，红灯亮。
6、体会：
通过亲手操作与非门逻辑测试的实验，初步体会到了数字逻辑电路的基本链接和测试方法。从实验中，我感受到了自己的不足，犯了几个错误，比如说忘了连接电源
和接地。通过这次实验，加深了我对与非门的认识，很有收获。
二、用与非门构建或门实验
1、实验目的：
用与或门的逻辑电路构建或门的逻辑电路并且测试其功能。
6、体会
用与非门的逻辑电路构建或门的逻辑电路，其本质上来说就是三个与非门的叠加。在做实验之前，我并没有想到这点，因为这其中包括了A和A的与非以及b和b的与非。这无疑给我开阔了思路，对我以后实现其他的逻辑电路很有帮助。
三、mAxpLus操作初步实验
1、实验目的:
1)熟悉mAxp实验报告1
上海大学计算机学院
《数字逻辑实验》报告1
姓名xxx学号xxx教师xxx
时间xxx地点xxx机位xx
一、与非门74Ls00的逻辑功能测试实验
1、实验目的：
1）测试与非门74Ls00芯片的逻辑功能；
2）了解测试的方法与原理；
3）根据测试结果完成74Ls00的真值表。
2、原理：
实现基本逻辑运算和常用逻辑(:上海大学数字逻辑实验报告)运算的单元电路通称为逻辑门电路。实现“与非”运算的电子电路称为与非门。
数字逻辑JK触发器实验报告 (2)
数字逻辑JK触发器实验报告 (2)
实验器材：
1.数字逻辑教学实验箱
2.数字电路预制实验板
3.数字逻辑集成电路：74F74
4.数字万用表
5.接线器
实验原理：
JK触发器是一种常用的触发器，由于它具有输入端J、K可以控制输出端Q翻转的特点，所以被广泛应用于各种计数器、定时器、频率除法器、数据选择器等数字电路中。
在JK触发器中，J\和K\ 可以用来控制状态转换，当J\和K\ 都为0时，JK触发器保持原状态不变；当J\和K\ 都为1时，JK触发器将翻转输出；当J\为1，K\为0时，JK触发器将输出1；当J\为0，K\为1时，JK触发器将输出0。
JK触发器的实现可用SR触发器，D触发器，
T触发器等电路实现，其中最常用的是基于SR触发器实现的JK触发器。
实验步骤：
2.将JK触发器74F74插入数字电路预制实验板中，并拨动开关至合适位置。
3.使用数字万用表测量所需测试点的电压。
4.使用接线器进行接线。
6.通过手动触发或者按键操作时序控制，测试各测试点的逻辑电平，并记录数据。
实验结果：
通过实验可得出以下结论：
1.当J、K均为0时，JK触发器保持原状态不变。
数字逻辑实验报告模板
数字逻辑实验报告一
报告创建时间：
3、学生应按照要求正确地撰写实验报告：
1)在实验报告上正确地填写“实验时间”、“实验地点”等栏目。
2)将实验所涉及的源程序文件内容（实验操作步骤或者算法）填
写在“实验过程或算法（源程序）”栏目中。
3)将实验所涉及源程序调试过程（输入数据和输出结果）或者实
验的分析内容填写在“实验结果及分析和（或）源程序调试过
程”栏目中。
4)在实验报告页脚的“报告创建时间：”处插入完成实验报告时
的日期和时间。
5)学生将每个实验完成后，按实验要求的文件名通过网络提交
（上载）到指定的服务器所规定的共享文件夹中。
每个实验一
个电子文档，如果实验中有多个电子文档（如源程序或图形
等），则用WinRAR压缩成一个压缩包文档提交，压缩包文件
名同实验报告文件名（见下条）。
6)提交的实验报告电子文档命名为：“年级（两位数字不要“级”
字）专业（缩写：计算机科学与技术专业（计科）、网络工程
专业（网络）、信息安全专业（信息）、物联网工程（物联网））
班级（两位数字）学号（八位数字）姓名实验序号（一位数
字）．doc。
如学号为20115676、年级为2011级、专业为“计
算机科学与技术”专业、班级为“02班”、姓名为“王宇”的
学生，完成的第一次实验命名为：11计科02班20115676王
宇1．Doc，以后几次实验的报告名称以此类推。
数字逻辑实验报告
数字逻辑实验报告数字逻辑实验报告引言数字逻辑是计算机科学中的重要基础知识，通过对数字信号的处理和转换，实现了计算机的高效运算和各种复杂功能。
本实验旨在通过实际操作，加深对数字逻辑电路的理解和应用。
实验一：二进制加法器设计与实现在这个实验中，我们需要设计一个二进制加法器，实现两个二进制数的加法运算。
通过对二进制数的逐位相加，我们可以得到正确的结果。
首先，我们需要将两个二进制数输入到加法器中，然后通过逻辑门的组合，实现逐位相加的操作。
最后，将得到的结果输出。
实验二：数字比较器的应用在这个实验中，我们将学习数字比较器的应用。
数字比较器可以比较两个数字的大小，并输出比较结果。
通过使用数字比较器，我们可以实现各种判断和选择的功能。
比如，在一个电子秤中，通过将待测物品的重量与设定的标准重量进行比较，可以判断物品是否符合要求。
实验三：多路选择器的设计与实现在这个实验中，我们需要设计一个多路选择器，实现多个输入信号中的一路信号的选择输出。
通过使用多路选择器，我们可以实现多种条件下的信号选择，从而实现复杂的逻辑控制。
比如，在一个多功能遥控器中，通过选择不同的按钮，可以控制不同的家电设备。
实验四：时序电路的设计与实现在这个实验中，我们将学习时序电路的设计与实现。
时序电路是数字逻辑电路中的一种重要类型，通过控制时钟信号的输入和输出，实现对数据的存储和处理。
比如，在计数器中，通过时序电路的设计，可以实现对数字的逐位计数和显示。
实验五：状态机的设计与实现在这个实验中，我们将学习状态机的设计与实现。
状态机是一种特殊的时序电路，通过对输入信号和当前状态的判断，实现对输出信号和下一个状态的控制。
状态机广泛应用于各种自动控制系统中，比如电梯控制系统、交通信号灯控制系统等。
实验六：逻辑门电路的优化与设计在这个实验中，我们将学习逻辑门电路的优化与设计。
通过对逻辑门电路的布局和连接方式进行优化，可以减少电路的复杂性和功耗，提高电路的性能和可靠性。
2017年15级数字逻辑第2次实验报告模板
数字逻辑实验报告（2）同组成员：报告人：实验指导教师：报告批阅教师：计算机科学与技术学院20 年月日学生姓名：学号：所在班级：一、实验名称同步时序逻辑电路的设计。
二、实验目的要求同学用传统电路的设计方法，通过3个同步时序逻辑电路实验，并利用工具软件，例如，“logisim ”软件的仿真来检查电路设计，然后在“数字逻辑实验箱”上操作、记录实验结果，最后验证设计是否达到要求。
通过以上设计、仿真、验证3个训练过程使同学们掌握传统同步时序逻辑电路的设计、仿真、调试的方法以及设计方法对实验结果记录的影响。
三、实验所用组件1. 上升沿双D 触发器组件2片，型号为74LS74；2. 下降沿双JK 触发器组件2片，型号为74LS73；3. 二输入四与非门组件 2片，型号为74LS00；4. 二输入四或非门组件 1片，型号为74LS02；5. 三输入三与非门组件 1片，型号为74LS10；6. 二输入四异或门组件 1件，型号为74LS86；7. 六门反向器组件 2片，型号为74LS04。
四、实验内容（在DICE-SEM 数字逻辑实验箱上完成）1、可重叠 “1001”序列检测器的设计（Mealy 型）（必选）利用所给组件按Mealy 型同步时序逻辑电路的设计方法设计一个可重叠“1001”序列检测器，其框图如图2-1所示。
图2-1 “1001”序列检测器2、可重叠“1001”序列检测器的设计（Moore 型）（必选）利用所给组件按Moore 型同步时序逻辑电路的设计方法设计一个可重叠“1001”序列检测器，其框图如图2-2所示。
CPZ学生姓名：学号：所在班级：图2-2 “1001”序列检测器3、初值为2的同步模4可逆计数器的实现（可选）利用所给组件，设计一个初值为2的同步模4可逆计数器，其框图如图2-3所示。
图中，X 为控制变量，当X ＝0时进行加1计数，X=1时进行减1计数，R D 、S D 分别为计数器的直接“置数”端（可用来设置初值），CP 为计数脉冲， y 2、y 1为计数状态；Z 为进位或借位输出信号。
数字电路实验报告 实验2
实验二 译码器及其应用一、 实验目的1、掌握译码器的测试方法。
2、了解中规模集成译码器的管脚分布，掌握其逻辑功能。
3、掌握用译码器构成组合电路的方法。
4、学习译码器的扩展。
二、 实验设备及器件1、数字逻辑电路实验板1块 2、74HC(LS)20（二四输入与非门） 1片 3、74HC(LS)138（3-8译码器）2片三、 实验原理74HC(LS)138是集成3线-8线译码器，在数字系统中应用比较广泛。
下图是其引脚排列，其中A 2、A 1、A 0为地址输入端，Y ̅0~Y ̅7为译码输出端，S 1、S ̅2、S ̅3为使能端。
下表为74HC(LS)138功能表。
74HC(LS)138工作原理为：当S 1=1，S ̅2+S ̅3=0时，电路完成译码功能，输出低电平有效。
其中：Y ̅0=A ̅2A ̅1A ̅0̅̅̅̅̅̅̅̅̅̅ Y ̅4=A 2A ̅1A ̅0̅̅̅̅̅̅̅̅̅̅ Y ̅1=A ̅2A ̅1A 0̅̅̅̅̅̅̅̅̅̅ Y ̅5=A 2A ̅1A 0̅̅̅̅̅̅̅̅̅̅ Y ̅2=A ̅2A 1A ̅0̅̅̅̅̅̅̅̅̅̅ Y ̅6=A 2A 1A ̅0̅̅̅̅̅̅̅̅̅̅ Y ̅3=A ̅2A 1A 0̅̅̅̅̅̅̅̅̅̅Y ̅7=A 2A 1A 0̅̅̅̅̅̅̅̅̅̅因为74HC(LS)138的输出包括了三变量数字信号的全部八种组合，每一个输出端表示一个最小项（的非），因此可以利用八条输出线组合构成三变量的任意组合电路。
实验用器件管脚介绍：1、74HC(LS)20（二四输入与非门）管脚如下图所示。
2、74HC(LS)138（3-8译码器）管脚如下图所示。
四、实验内容与步骤（四学时）1、逻辑功能测试（基本命题）m。
验证74HC(LS)138的逻辑功能，说明其输出确为最小项i注：将Y̅0~Y̅7输出端接到LED指示灯上，因低电平有效，所以当输入为000时，Y̅0所接的LED指示灯亮，其他同理。
数字逻辑实习报告
一、实习目的本次数字逻辑实习的主要目的是通过实际操作和理论学习，加深对数字逻辑电路基本原理的理解，掌握数字逻辑电路的设计、分析和仿真方法，提高解决实际问题的能力。
二、实习内容1. 数字逻辑电路基本原理的学习在实习过程中，我们首先学习了数字逻辑电路的基本原理，包括逻辑门、触发器、计数器、寄存器等基本逻辑元件及其组合逻辑和时序逻辑电路的设计方法。
2. 逻辑门电路的设计与仿真通过Logisim软件，我们设计并仿真了各种逻辑门电路，如与门、或门、非门、异或门等。
通过实验，我们验证了所设计的逻辑门电路的正确性。
3. 触发器电路的设计与仿真我们学习了D触发器、JK触发器、T触发器等基本触发器电路的设计方法，并利用Logisim软件进行仿真，验证了所设计的触发器电路的功能。
4. 计数器电路的设计与仿真我们学习了同步计数器、异步计数器等计数器电路的设计方法，并利用Logisim软件进行仿真，验证了所设计的计数器电路的正确性。
5. 寄存器电路的设计与仿真我们学习了移位寄存器、同步寄存器等寄存器电路的设计方法，并利用Logisim软件进行仿真，验证了所设计的寄存器电路的功能。
三、实习过程1. 实验准备在实习开始前，我们查阅了相关资料，了解了数字逻辑电路的基本原理和设计方法。
同时，我们预习了实验指导书，明确了实验目的、内容和步骤。
2. 实验操作在实验过程中，我们按照实验指导书的要求，利用Logisim软件设计并仿真了各种数字逻辑电路。
在实验过程中，我们遇到了一些问题，通过查阅资料、请教老师等方式解决了这些问题。
3. 结果分析通过对所设计的数字逻辑电路进行仿真，我们验证了电路的正确性。
同时，我们分析了电路的性能，如速度、功耗等。
四、实习收获1. 提高了数字逻辑电路设计能力通过本次实习，我们掌握了数字逻辑电路的设计方法，提高了数字逻辑电路的设计能力。
2. 增强了实践操作能力在实习过程中，我们学会了使用Logisim软件进行数字逻辑电路的仿真，提高了实践操作能力。
数字逻辑实验报告2
《数字逻辑实验》实验报告任课教师李成范实验者姓名易媛学号14121797实验组21实验时间周三11-13节指导教师李成范上海大学计算机工程与科学学院2015年10月3日上海大学 计算机学院《数字逻辑实验》报告 2姓名易媛学号 14121797 教师 李成范时间周三 11-13节地点计算机学院大楼704机房机位21一． 异或门逻辑功能测试实验 1. 实验目的测试异或门74LS86的逻辑功能，并完成对应的表格；2. 原理依据异或运算和门电路中的高低电压的匹配输出原理。
3. 实验步骤1、 引脚7连接接地插孔；引脚14连接+5V 电源插孔；2、 按照指导书上所示电路图，如下图，连接引脚；3、 拨动开关，观察二极管的变化，并完成实验数据表格。
4. 实验数据异或门5.实验现象异或门实验中只有A、B两边电压全跳到低电压或全跳到高电压，低电压指示灯才会亮，当两边输入的电压不同时，高电压指示灯亮。
而A、B则也是要1,2或者4、5都调到低电压或者高电压，才输出低电压，否则输出高电压。
6.体会通过对异或门逻辑功能的测试，更深的了解了异或门的逻辑功能，但在一开始其实我没有理解如何将1、2,4、5再通过3,6输入到9,10 中，在这次实验中，74LS86的9、10引脚好像是没有用的，因此我换了两个输入口，经过观察摸索，终于明白，因此这次实验中我也了解到了二级输出，这是在我第一次实验中没有遇到的。
二．使用Quartus II设计二位全加器实验1.实验目的1、掌握组合逻辑电路的功能测试。
2、学会二进制数的运算规律。
3、掌握构造半加器和全加器的逻辑功能。
4、学习使用可编程逻辑器件的开发工具Quartus II设计电路2.原理全加器将三个输入端——两个一位二进制数及来自低位的进位Ci-1进行相加，产生“和”与“进位Ci”。
，当三个输入端输入奇数个“1”时“和”为“1”否则为“0”；当三个输入端至少输入两个“1”时“进位”输出为“1”否则为“0”。
数字逻辑实验报告书信
您好！我是XX班的XX，在此向您提交我的数字逻辑实验报告。
在本次实验中，我通过实际操作，深入了解了数字逻辑电路的基本原理和应用，收获颇丰。
以下是我对本次实验的总结和反思。
一、实验目的1. 理解数字逻辑电路的基本概念和原理；2. 掌握常用数字逻辑电路的设计方法；3. 培养动手实践能力和团队协作精神。
二、实验内容本次实验主要涉及以下内容：1. 基本门电路实验：学习与门、或门、非门等基本门电路的原理和功能，并搭建简单的数字电路；2. 组合逻辑电路设计：利用基本门电路设计译码器、数据选择器等组合逻辑电路；3. 时序逻辑电路设计：学习触发器、计数器等时序逻辑电路的原理，并设计一个简单的数字钟。
三、实验过程1. 实验一：基本门电路实验在实验一中，我首先学习了与门、或门、非门等基本门电路的原理，了解了它们的逻辑功能。
然后，我根据实验指导书的要求，搭建了简单的数字电路，并观察了电路的输出波形。
通过对比理论知识和实际操作，我更加深入地理解了基本门电路的工作原理。
2. 实验二：组合逻辑电路设计在实验二中，我学习了译码器、数据选择器等组合逻辑电路的设计方法。
通过查阅资料和与同学们的讨论，我设计了一个简单的译码器电路，实现了输入信号到输出信号的转换。
实验过程中，我遇到了一些问题，但在老师和同学们的帮助下，我成功地解决了这些问题。
3. 实验三：时序逻辑电路设计在实验三中，我学习了触发器、计数器等时序逻辑电路的原理。
根据实验指导书的要求，我设计了一个简单的数字钟电路，实现了计时、校时、整点报时等功能。
在电路搭建过程中，我遇到了一些困难，但在不断尝试和调整下，最终成功实现了预期功能。
四、实验结果与分析1. 实验一：基本门电路实验通过实验一，我掌握了与门、或门、非门等基本门电路的原理和功能，并能够根据实际需求搭建简单的数字电路。
2. 实验二：组合逻辑电路设计通过实验二，我学习了译码器、数据选择器等组合逻辑电路的设计方法，并能够根据实际需求设计相应的电路。
数字逻辑综合实验报告
一、实验目的本次实验旨在通过实际操作，加深对数字逻辑基本原理和设计方法的理解，提高学生在数字电路设计、仿真和调试方面的实践能力。
通过完成以下实验任务，使学生掌握以下技能：1. 理解数字逻辑电路的基本概念和原理。
2. 掌握数字逻辑电路的设计方法和步骤。
3. 学会使用仿真软件进行电路设计和仿真测试。
4. 掌握数字逻辑电路的调试和优化方法。
二、实验内容本次实验主要包含以下三个部分：1. 组合逻辑电路设计：设计一个四位加法器，并使用Logisim软件进行仿真测试。
2. 时序逻辑电路设计：设计一个简单的计数器，并使用Verilog语言进行描述和仿真。
3. 数字逻辑电路综合应用：设计一个简单的数字信号处理器，实现基本的算术运算。
三、实验步骤1. 组合逻辑电路设计（1）分析题目要求，确定设计目标和输入输出关系。
（2）根据输入输出关系，设计四位加法器的逻辑电路。
（3）使用Logisim软件搭建电路，并设置输入信号。
（4）观察仿真结果，验证电路功能是否正确。
2. 时序逻辑电路设计（1）分析题目要求，确定设计目标和状态转移图。
（2）使用Verilog语言描述计数器电路，包括模块定义、输入输出定义、状态定义和状态转移逻辑。
（3）使用仿真软件进行测试，观察电路在不同状态下的输出波形。
3. 数字逻辑电路综合应用（1）分析题目要求，确定设计目标和功能模块。
（2）设计数字信号处理器电路，包括算术运算单元、控制单元和存储单元等。
（3）使用仿真软件进行测试，验证电路能否实现基本算术运算。
四、实验结果与分析1. 组合逻辑电路设计实验结果：通过仿真测试，四位加法器电路功能正常，能够实现两个四位二进制数的加法运算。
分析：在设计过程中，遵循了组合逻辑电路设计的基本原则，确保了电路的正确性。
2. 时序逻辑电路设计实验结果：通过仿真测试，计数器电路功能正常，能够实现从0到9的计数功能。
分析：在设计过程中，正确描述了状态转移图，并使用Verilog语言实现了电路的功能。
数字逻辑实验报告武大(3篇)
第1篇一、实验目的1. 理解数字逻辑的基本概念和原理；2. 掌握数字逻辑电路的基本分析方法；3. 熟悉数字电路仿真软件的使用；4. 培养实验操作能力和问题解决能力。
二、实验内容及步骤1. 实验一：组合逻辑电路设计（1）设计2选1多路选择器（MUX21）1）根据教材5.1节流程，利用Quartus II完成MUX21的文本编辑输入（MUX21.v）；2）进行仿真测试，给出仿真波形；3）在实验系统上硬件测试，验证设计功能；4）引脚锁定及硬件下载测试，a和b分别接来自不同的时钟，输出信号接蜂鸣器；5）编译、下载和硬件测试实验，通过选择键1，控制s，可使蜂鸣器输出不同音调。
（2）设计三人表决电路1）根据教材5.1节流程，利用Quartus II完成三人表决电路的文本编辑输入（图5-36）；2）进行仿真测试，给出仿真波形；3）在实验系统上硬件测试，验证设计功能；4）引脚锁定及硬件下载测试，ABC[2..0]分别接自键3、键2、键1；CLK接自时钟CLOCK0(256Hz)，输出信号X接D1，输出信号Y接蜂鸣器；5）编译、下载和硬件测试实验，通过按下键3、键2、键1，控制D1的亮灭。
2. 实验二：时序逻辑电路设计（1）设计‘101’序列检测器1）验证RS/D/JK/T触发器的功能；2）熟悉逻辑分析仪、字发生器的使用；3）形成原始的状态图和状态表；4）采用Mealy型同步时序逻辑电路实现序列检测器的功能；5）初始状态：A，状态1：B，状态2：C；6）状态化简（用隐含表）；7）状态编码（优先级1>2>3的顺序编码）；8）确定激励函数和输出函数，并画出逻辑电路图；9）在Ni Multisim上实现电路的仿真；10）记录实验现象，采用截屏波形的方法。
（2）设计RISC-V五级流水线CPU1）了解数字逻辑与组成原理实践教程；2）设计32位RISC-V五级流水线CPU代码；3）使用Modelsim进行仿真；4）提供项目源代码、测试数据、设计图和指令集；5）编写实验报告，包括实验目的、环境介绍、系统设计、实验步骤和结果分析。
数字逻辑实验报告2
数字逻辑实验报告同步时序逻辑电路设计实验（计数器）【实验目的】掌握一般同步时序逻辑集成电路的使用【实验任务】用常用同步时序逻辑集成电路实现逻辑功能：九进制计数器【实验设备】EP3c80 SOPC实验系统【器件及功能说明】4位集成二进制同步加法计数器74LS161/163①CR = 0时异步清零。
②CR = 1、LD = 0时同步置数。
③CR= LD=1且CPT=CPP=1时，按4位自然二进制码进行同步计数。
④CR= LD=1且CPT·CPP=0时，计数器状态保持不变。
⑤161的引脚排列和163相同，不同之处是163采用同步清零方式。
74LS161是4位二进制同步加法计数器，除了有二进制加法计数功能外，还具有异步清零、同步并行置数、保持等功能。
CR是异步清零端，LD是预置数控制端，D0 ，D1，D2，D3是预置数据输人端，P和T是计数使能端，C是进位输出端，它的设置为多片集成计数器的级联提供了方便。
74LS161的功能表如表1所示。
由图可知，74LSl61从0000状态开始计数，当输人第9个CP脉冲（上升沿）时，输出Q3Q2Q1Q0＝1001，此时CR＝Q3Q0＝0,反馈给CR端一个清零信号，立即使Q3Q2Q1Q0返回0000状态，接着CR端的清零信号也随之消失，74LS161重新从0000状态开始新的计数周期。
需要说明的是，此电路一进人1001状态后，立即叉被置成0000状态，即1001状态仅在极短的瞬间出现，因此，在主循环状态图中用虚线表示。
这样就跳过了1001 ～1111共7个状态，获得了九进制计数器。
【实验电路图】【实验步骤】(CR是异步清零端，LD是预置数控制端，D0 ，D1，D2，D3是预置数据输人端，P和T是计数使能端，C是进位输出端)1.将Vcc接5v,T,P接高电平（即1），LD~也接高电平1,2.CP接脉冲信号3.Q3,Q2,Q1,Q0分别接灯来显示数据4.用74LS00作为与非门，Q0与Q3相与后输出到CR~进行异步清零，使1001->0000;5.其余悬空6.观察现象。
数字逻辑大实验报告
一、实验背景数字逻辑是计算机科学和电子工程领域的基础学科，研究数字系统的设计和分析。
本次大实验旨在通过实际操作，加深对数字逻辑电路原理的理解，掌握逻辑门电路、组合逻辑电路和时序逻辑电路的设计与实现方法。
二、实验目的1. 理解并掌握数字逻辑电路的基本原理和设计方法。
2. 掌握常用逻辑门电路的功能和应用。
3. 熟悉组合逻辑电路和时序逻辑电路的设计与实现。
4. 提高实验操作能力和问题解决能力。
三、实验内容本次实验共分为三个部分：1. 逻辑门电路实验（1）实验目的：验证常用逻辑门电路的逻辑功能，熟悉各种门电路的逻辑符号。
（2）实验内容：- 测试与非门、或门、与门、异或门、同或门、非门等逻辑门电路的逻辑功能。
- 利用Multisim软件绘制逻辑门电路仿真图，验证逻辑功能。
2. 组合逻辑电路实验（1）实验目的：掌握组合逻辑电路的设计与实现方法。
（2）实验内容：- 设计并实现一个4位二进制加法器。
- 设计并实现一个4位二进制乘法器。
- 利用Multisim软件对设计结果进行仿真验证。
3. 时序逻辑电路实验（1）实验目的：掌握时序逻辑电路的设计与实现方法。
（2）实验内容：- 设计并实现一个异步复位计数器。
- 设计并实现一个同步复位计数器。
- 利用Multisim软件对设计结果进行仿真验证。
四、实验步骤1. 熟悉实验设备，了解实验原理。
2. 根据实验要求，设计电路图。
3. 利用Multisim软件绘制电路图，并进行仿真验证。
4. 将设计好的电路图下载到实验板上，进行实际操作。
5. 观察实验结果，分析实验数据。
五、实验结果与分析1. 逻辑门电路实验：实验结果显示，所有逻辑门电路的逻辑功能均符合预期，验证了实验原理的正确性。
2. 组合逻辑电路实验：- 4位二进制加法器实验：实验结果显示，加法器能够正确实现两个4位二进制数的加法运算。
- 4位二进制乘法器实验：实验结果显示，乘法器能够正确实现两个4位二进制数的乘法运算。
数字逻辑实验报告
数字逻辑实验报告实验介绍数字逻辑是计算机科学不可或缺的基础课程，本次实验我们将学习数字逻辑的基本概念，使用Verilog语言实现逻辑电路，并在数字仿真软件中模拟电路的运行过程。
实验目的•理解数字逻辑电路的基本概念和原理；•掌握Verilog语言的基本语法和编程技巧；•学会使用数字仿真软件模拟数字逻辑电路的运行过程。
实验过程实验一：组合逻辑电路的实现本实验中我们将使用Verilog语言实现一个简单的组合逻辑电路。
组合逻辑电路是由一些基本逻辑门连接而成的电路，这些逻辑门输出状态仅受输入状态影响，不受电路的历史状态影响，因此称为组合逻辑电路。
在本实验中，我们将使用Verilog语言实现一个简单的组合逻辑电路，具体如下：module combinational_logic(input a, b, c, output d, e);assign d = ~(a & b);assign e = ~(c | d);endmodule以上Verilog代码实现了一个简单的组合逻辑电路，在电路中有三个输入端口(a、b、c)和两个输出端口(d、e)。
其中d输出端口为(a & b)的反相值，e输出端口为(c | d)的反相值。
实验二：时序逻辑电路的实现时序逻辑电路是一种与历史状态相关的电路，因此称为时序逻辑电路。
与组合逻辑电路的不同之处，在于时序逻辑电路有一种状态元件，在时钟信号的驱动下更改其状态。
在本实验中，我们将使用Verilog语言实现一个简单的时序逻辑电路，具体如下：module sequential_logic(input clock, reset, input data, output reg q);always @(posedge clock or negedge reset) beginif(!reset) beginq <= 1'b0;endelse beginq <= data;endendendmodule以上Verilog代码实现了一个简单的时序逻辑电路，在电路中有两个输入端口(clock、reset)和一个输出端口(q)。
数字逻辑实验报告2
姓名学号教师时间地点机位一．分立元件构成半加器全加器实验1.实验目的1)掌握组合逻辑电路的功能测试2)学会二进制数的运算规律3)掌握构造半加器和全加器的逻辑功能2.原理半加器原理：半加器是对两个一位二进制数进行相加，产生"和"与"进位"。
根据半加器的逻辑表达式可知，半加器的“和”Y是A、B的异或，而“进位”Z是A、B相与。
所以半加器可以用两个与非门和一个异或门组成。
全加器原理:两个多位二进制数相加时．除了最低位以外，每一位都应该考虑来自低位的进位。
将两个对应位的加数和来自低位的进位3个数相加，这种运算称为全加，所用的电路称为全加器。
即每一位全加器有3个输入端：Ai（被加数）、Bi（加数）、Ci-1（低位向本位的进位），2个输出端：Si（和）和Ci+1（向高位的进位）。
可用异或门和与或门等门电路组成。
3.实验步骤1）、先用74LS00和74LS86芯片搭建成半加器，并测试其功能，记录结果。
2）、如上构建两个半加器然后配合其他门电路构成全加器，并测试其功能，记录结果。
4.实验数据全加器真值表：5.实验现象如上表所示，如：全加器输入端均为0时，输出端也均为0即2栈灯均不亮。
，6.体会通过学习、操作基本电路半加器、全加器实验，我对全加器的功能、构成有了更深一步的了解。
在连接半加器的时候，非常顺利，但是连接全加器的时候，有点混乱，导线至多，用到的门电路也很多，需要有清晰地头脑才能顺利完成。
二．FPGA的下载和测试实验1.实验目的用MAXPLUS分别设计二位全加器和4位奇偶发生器，并下载到FPGA中测试。
2.原理二位全加器：在一位的基础上，复制并将Ci端与Ci-1相连4位奇偶发生器：利用异或门电路:(A⊕B)⊕(C⊕D)3.实验步骤1）、在MAXPLUS中选用基本门电路器件，构成一个两位全加器逻辑图。
2）、使用模拟工具进行模拟验证，并通过验证。
3)、定义FPGA的IO引脚功能。
数字逻辑实验报告书2
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电子数字计算机是由具有各种逻辑功能的逻辑部件组成的，这些逻辑部件按其结构可分为 HYPERLINK "/v399786.htm?ch=ch.bk.innerlink" 组合逻辑电路和 HYPERLINK "/v399794.htm?ch=ch.bk.innerlink" 时序逻辑电路。
数字逻辑实验报告(2-4地址译码器)
成绩：实验报告课程名称：数字逻辑实验实验项目：2-4地址译码器的原理及实现姓名：专业：计算机科学与技术班级：计算机14-8班学号：计算机科学与技术学院实验教学中心2015年12月15日实验项目名称： 2-4地址译码器的原理及实现一、实验要求设计实现一个2-4地址译码器，掌握使用方法。
二、实验目的掌握2-4地址译码器的设计方法和原理。
三、实验内容2-4地址译码器功能分析：2-4地址译码器有2个输入端，4个输出端和一个使能端。
在使能端为高电平时，对应输入，其中只有一个输出为有效电平，其余为相反电平，输出电平可以是低电平有效，也可以是高电平有效。
具体来说，2输入变量 X1,X2共有4种不同的状态组合，所以2-4地址译码器有四个输出信号Y0-Y3。
此处2-4地址译码器输出为低电平有效，其真值表如下：由真值表可写出各输出端逻辑表达式：由以上4式可以画出逻辑电路图，如下：四、实验步骤建立一个新的文件夹打开Quartus Ⅱ后，新建工程，输入工程名。
选择仿真器件，器件选择FLEX10K ，芯片选择EPF10K10TC144-4 。
新建“Block Diagram/Schematic File ”文件画逻辑图并编译。
2132********X X E Y X X E Y X X E Y X X E Y ++=++=++=++=新建“Vector Waveform File”波形文件，设置好输入的波形，保存文件并分析仿真波形。
选择“Assignments”->“Pins”，绑定管脚并编译。
选择“Tools”->“Programmer”点击“Start”下载到芯片并进行逻辑验证。
五、实验设备LP-2900逻辑设计实验平台，计算机，QuartusⅡ六、实验结果E端输入波形周期为100微秒X1端输入波形周期为50微秒X2端输入波形周期为25微秒仿真波形如下：经过验证，仿真波形符合设计要求。
数字逻辑实习报告
一、实习背景与目的随着科技的飞速发展，数字逻辑作为电子工程、计算机科学等领域的基础学科，其重要性日益凸显。
为了深入了解数字逻辑的理论与实践，提高自己的专业技能，我于2023年在某知名企业进行了为期一个月的数字逻辑实习。
本次实习旨在通过实际操作，加深对数字逻辑原理的理解，提升电路设计能力，并为将来的职业生涯打下坚实基础。
二、实习单位及实习内容实习单位为我国一家专注于集成电路设计的知名企业，主要从事数字信号处理、嵌入式系统等领域的研究与开发。
在实习期间，我主要参与了以下工作：1. 数字逻辑基础理论学习：通过阅读相关书籍、资料，复习数字逻辑的基本概念、原理和设计方法，为后续实践操作打下理论基础。
2. 数字电路设计与仿真：在导师的指导下，参与设计数字电路，包括组合逻辑电路、时序逻辑电路等，并利用仿真软件进行功能验证。
3. FPGA开发与调试：学习FPGA开发工具，完成数字电路的硬件描述语言（HDL）编程，并在FPGA上实现电路功能。
4. 项目参与：参与企业内部项目，协助工程师完成电路设计、调试和测试等工作。
三、实习过程与收获1. 理论学习与实践相结合：在实习过程中，我深刻体会到理论学习与实践操作的重要性。
通过实际操作，我对数字逻辑原理有了更深入的理解，同时发现自己在理论方面的不足，为今后的学习指明了方向。
2. 电路设计能力提升：通过参与电路设计，我学会了如何根据需求选择合适的电路结构，并进行电路优化。
同时，熟练掌握了仿真软件的使用，提高了电路设计效率。
3. FPGA编程能力提高：在FPGA开发过程中，我学习了VHDL和Verilog等硬件描述语言，掌握了FPGA编程的基本方法。
通过实际操作，我能够独立完成数字电路的FPGA实现。
4. 团队协作与沟通能力增强：在实习过程中，我与团队成员共同完成项目，学会了如何与不同背景的人进行有效沟通，提高了团队协作能力。
四、实习总结与展望通过本次数字逻辑实习，我收获颇丰。
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数字逻辑实验报告（2）数字逻辑实验2多功能电子钟系统设计成绩评语：（包含：预习报告内容、实验过程、实验结果及分析）教师签名姓名：学号：班级：物联网1701指导教师：徐有青计算机科学与技术学院20 年月日数字逻辑实验报告多功能电子钟系统设计实验报告多功能电子钟系统设计1、实验名称多功能电子钟系统设计。
2、实验目的要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来验证电子钟电路系统的设计是否达到要求。
通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。
3、实验所用设备软件一套。
4、实验内容设计场景：多功能数字钟是一种用数字显示秒、分、时的计时装置，当前从小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟无处不在。
多功能数字钟的基本功能如下：（1）显示时、分、秒；（2）可以采用24小时制或12小时制（上午和下午）；（3）整点报时，整点前10秒开始，整点时结束；（4）单独对“时、分”计时校准，对分钟值校准时最大分钟值不向小时值进位；（5）闹钟10秒提醒。
使用logisim软件对你设计电子钟电路进行虚拟仿真验证，具体要求如下。
（采用logisim软件提供的“时钟频率”为8hz的信号源）（1）具有校准计数值功能的六十进制计数器电路采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的六十进制计数器，并封装，该计数器逻辑符号参见图2-1所示。
图2-1 校准计数值的60进制计数器六十进制计数器的输入输出引脚定义如下：（a）一个清零端Clr；（b）一个累加计数脉冲输入端CP U；（c）一个累减计数脉冲输入端CP D；（d）八个计数器状态输出值Q1D Q1C Q1B Q1A Q0D Q0C Q0B Q0A，采用8421码分别表示计数器状态的十位和个位；（e）一个计数值校准输入控制信号Adj，当Adj为“1”时通过CP U对计数值进行加计数或校准，Adj为“0”时通过CP D对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CP D可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）；（f）每当计数累计满60产生一个进位输出信号Qcc。
计数器的状态请采用“十六进制的数字显示器”显示。
（2）具有校准计数值的十二进制计数器或二十四进制的计数器电路采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的十二进制计数器或二十四进制的计数器，并封装，该计数器逻辑符号参见图2-2所示。
图2-2 调整计数值的十二进制或二十四进制计数器十二进制计数器或二十四进制计数器输入输出引脚定义如下：（a）一个清零端Clr；（b）一个累加计数脉冲输入端CP U；（c）一个累减计数脉冲输入端CP D；（d）八个计数器状态输出值Q1D Q1C Q1B Q1A Q0D Q0C Q0B Q0A，采用8421码分别表示计数器状态的十位和个位；（e）一个计数值校准输入控制信号Adj，当Adj为“1”时通过CP U对计数值进行加计数或校准，Adj为“0”时通过CP D对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CP D可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）；（f）Mset为计时模式控制输入信号，当Mset为“1”时计数器为二十四进制计数器且每当计数累计满24产生一个进位信号Qcc，当Mset为“0”时计数器为十二进制计数器；每当计数累计满12产生一个进位输出信号Qcc。
计数器的状态请采用“十六进制的数字显示器”显示。
（3）显示“上午”、“下午”的电路设计一个采用logisim软件提供的“Led点阵”显示器和相应元器件以“上”和“下”的形式表示电子钟的“上午”和“下午”的电路，并封装，参考图2-3、2-4所示。
图2-3 led点阵显示器图2-4 led点阵封装图显示“上午”、“下午”电路的输入输出引脚定义如下：（a）Mset为控制显示上、下午的“Enable”输入信号，Mset为“1”不显示，Mset为“0”显示“上”或“下”；（b）Q D Q C Q B Q A为4个五位（4列5行）的数据输出信号，提供“Led点阵”显示器显示“上”、“下”的数据；（c）AM/PM为显示“上”、“下”的控制信号，当AM/PM=1，显示“上”，当AM/PM=0，显示“下”。
（4）整点报时电路设计一个10秒的整点报时电路，并封装，该电路在整点前10秒被触发，发出报时信息（用发光二极管的闪烁来表示），报时10秒结束，逻辑符号参见图2-5所示。
图2-5 整点报时电路整点报时电路输入输出引脚定义如下：（a）G、F为输入信号对应“分计数器”十位中的两位；（b）E、D为输入信号对应“分计数器”个位中的两位；（c）C、B为输入信号对应“秒计数器”十位中的两位；（d）A为输入信号对应“秒计数器”个位的最低位；（e）Q为输出报时信号。
报时（5）秒计时脉冲产生电路按要求以logisim软件的8hz信号作为电路信号源，设计一个输出为1hz的脉冲信号电路，并封装，逻辑符号参见图2-6所示，它成为秒计数器的计数脉冲信号。
图2-6 秒计时脉冲产生电路秒计时脉冲产生电路输入输出引脚定义如下：（a）8hz为输入的脉冲信号；（b）1hz为输出信号。
（6）闹钟10秒提醒电路（选做）设计一个闹钟10秒提醒电路，并封装，该电路可以根据计数器的“时、分”输出状态和时间设定值（闹钟时间）所产生的控制信号，在“时间设定值”触发一个10秒闹钟报时器，10秒后结束，逻辑符号参见图2-7所示。
闹钟电路输入输出引脚定义如下：（a）SetAlarm为闹钟值设定输入控制信号；（b）（时间设定值）为输入信号，要求为“时，分”值，具体信号自己定义；（c）（时、分计数状态值）为输入信号，具体信号自己定义；（d）Q闹钟为输出信号。
（7）多功能数字钟电路充分利用（1）~（7）设计的“私”有元件和相应元器件，设计满足多功能电子钟“设计场景”要求的电路。
该电路“输入输出检查要求”参见图2-8所示。
（1）“MSet”为计时模式控制输入信号，当MSet为“1”时计数器为二十四进制计数器、为“0”时为十二进制计数器；（2）“CP U、CP D”为计数器计数值进行加、减的输入脉冲信号；（3）“Adj1、Adj0”分别为“时、分”计数器控制输入信号,当Adji为“1”时累加、为“0”时累减（注意：“时、分”计数值不要同时校准）；（4）“Clr”为计数器的清除信号；（5）“8hz信号”为电子钟脉冲输入信号；（6）“Alarm”为闹钟值设定输入控制信号；（7）“时、分、秒”计数器的输出计数状态分别对应六个“十六进制的数字显示器”；（8）“上、下午”输出信号分别对应“Led点阵”显示器；（9）“闹钟”，“整点”输出信号分别对应两个“发光二极管”。
图2-8电子钟的“输入、输出检查要求”5、实验方案设计（1）具有校准计数值的六十进制计数器电路1、个位：cpu=cpd=clr=D=cp=十位：clr=cpu=cpd=2、图2-9 校准计数值的60进制计数器（2）具有校准计数值的十二进制计数器或二十四进制的计数器电路1、个位：clr=cpu=cpd=十位:clr=cpu=cpd=Qcc=2、图2-10调整计数值的十二进制或二十四进制计数器（3）显示“上午”、“下午”的电路1、Qe=2、图2-11 显示“上午”、“下午”电路（4）整点报时电路1、Q=2、图2-12 整点报时电路（5）秒计时脉冲产生电路1:D0=CP0=D1=CP1=output=2:图2-13 秒计时脉冲产生电路（6）闹钟10秒提醒电路（选做）1:寄存器:D=时间设定值cp==图2-14 闹钟10秒提醒电路（7）多功能电子钟电路图2-15多功能电子钟电路图2-16多功能电子钟电路封装6、实验结果记录（1）“具有校准计数值的六十进制可逆计数器”“私有”元件的测试电路（采用16进制数字显示器显示计数值）图2-17,2-18 校准计数值的60进制计数器测试_1当adj=1时,cpu脉冲加计数图2-19,2-20,2-21校准计数值的60进制计数器测试_2当adj奇数次为0时,cpd脉冲个位减计数校准;当adj偶数次为0时,cpd脉冲十位减计数校准.图2-22,2-23校准计数值的60进制计数器测试_3 clr脉冲清零.（2）“具有校准计数值的十二进制计数器或二十四进制的计数器”“私有”元件的测试电路（采用16进制数字显示器显示计数值）图2-24,2-25校准计数值的十二或二十四进制计数器测试_1当mset=1时,24进制计数器,mset=0时为12进制计数器图2-26,2-27校准计数值的十二或二十四进制计数器测试_2当adj=1时,cpu脉冲加计数图2-28,2-29,2-30校准计数值的十二或二十四进制计数器测试_3当adj奇数次为0时,cpd脉冲个位减计数校准;当adj偶数次为0时,cpd脉冲十位减计数校准.图2-31校准计数值的十二或二十四进制计数器测试_4 clr脉冲清零（3）显示“上午”、“下午”“私有”元件的测试电路（采用4*5Led显示器上、下）图2-32,2-33显示“上午”、“下午”“私有”元件的测试电路_1 Mset=1时显示上午/下午,Mset=0时不显示.图2-34,2-35显示“上午”、“下午”“私有”元件的测试电路_2 AM/PM=1时显示下午,AM/PM=0时显示上午.（4）电子钟整点报时“私有”元件的测试电路（采用Led灯的闪烁表示）图2-36,2-37电子钟整点报时“私有”元件的测试电路G为分_十位_c; F为分_十位_a; E为分_个位_d; D为分_个位_a;C为秒_十位_c; B为秒_十位_a; A为秒_个位_a（5）秒计时脉冲产生“私有”元件的测试电路（采用Led灯的闪烁表示）图2-38秒计时脉冲产生“私有”元件的测试电路（6）闹钟10秒提醒电路“私有”元件的测试电路（采用Led灯的闪烁表示）图2-39闹钟10秒提醒电路“私有”元件的测试电路时间设定值与时、分计数状态值相同时，Q闹钟输出一个脉冲；当setAlarm为1时可以通过时间设定值输入段输入要求的闹钟。
（7）按多功能数字钟电路系统输入、输出信号要求，给出多功能数字钟电路的测试电路图2-40多功能数字钟电路的测试电路7、实验后的思考（1）实验的难点在哪些方面主要在于可校准的60/12/24计数器的可校准功能，以及10秒闹钟的设计还有最后的零部件拼接上。