基于quartus的电子钟
数电设计数字钟基于QUARTUS完整版
数电设计数字钟基于Q U A R T U SHEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：电信学部专业：电子与通信工程班级：学生姓名： ***************学号：***************完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1)具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2)具有手动校时校分功能3)具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4)具有秒表显示、计时功能（精确至百分之一秒），可一键清零5)具有手动定时，及闹钟功能，LED灯持续提醒一分钟6)具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分秒至59分秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ晶振经过分频获得周期为秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
根据QuartusII软件的数字时钟设计
full:out std_logic);
end component;
component scan6----------------------------------------------------------------元器件4
Port(clr,clk:in std_logic;
one :buffer std_logic_vector(3 downto 0);
ten :buffer std_logic_vector(3 downto 0);
full:out std_logic;
dout:buffer std_logic_vector(7 downto 0));
3.2.2 count60组件
由此提供分（秒）计数值，当分计数器计数到59再来一个脉冲信号秒计数器清零从新开始计数，而进位则作为小时计数器的计数脉冲，使小时计数器计数加1，同时分计数器在分设置时钟信号的响应下设置分计数器的数值。在count60组件中，个位(one)和十位（ten）分别计数，都设为二进制四位矢量形式，当个位从0计到9时，在下一个clk上升沿来临后，十位进1，个位变0，十位从0到5计数，在十位为5，个位9的时候，下一个上升沿来临后，十位个位都变0，进位full加1。因此在程序设计中需要两个进程process来分别完成计数，秒计数以1Hz的输入为触发信号，分计数以秒的full信号为触发信号。具体的count60的组件代码如下：
component div40M------------------------------------------------------------------元器件1
数电设计数字钟基于QUARTUS
大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：电信学部专业：电子与通信工程班级：学生姓名： ***************学号：***************完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1)具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2)具有手动校时校分功能3)具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4)具有秒表显示、计时功能（精确至百分之一秒），可一键清零5)具有手动定时，及闹钟功能，LED灯持续提醒一分钟6)具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码管显示。
从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分秒至59分秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ晶振经过分频获得周期为秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
3.多功能数字钟的闹钟功能部分，通过按键（KEY1，KEY2，KEY3）设定闹钟时间，当时钟进入闹钟设定的时间（判断时钟的时信号qq6,qq5与分信号qq4，qq3分别与闹钟设定的时信号r6,r5与分信号r4,43是否相等），则以LED灯连续提示一分钟。
基于quartus的电子钟
电子线路设计Ⅱ——基于QuartusII软件的数字钟姓名：范征东5指导老师：黄建宇郝磊多功能数字钟设计一、设计内容简介电子数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，因此得到了广泛的使用。
电子数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，此次设计与制做电子数字钟就是可以了解电子数字钟的原理，学会制作电子数字钟。
通过电子数字钟的制作能进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
这次电子数字钟的设计主要是利用74LS90的计数功能来实现电子钟时、分、秒的跳变，整个设计主要分为六个模块：时模块、分模块、秒模块、分频模块、校时校分模块、整点报时模块。
时、分、秒模块分别用两块74LS90实现，并且分别将它们设置为60进制，60进制，24进制。
秒信号的产生用石英晶体振荡器加分频器来实现，将秒信号送入秒模块，每累计60秒发出一个分脉冲信号，分模块每累计60分钟，发出一个时脉冲信号，时模块实现对24小时的累计，通过六个七段数码管显示出来。
整点报时电路根据计时系统的输出状态产生一脉冲信号，然后加上一个高频或低频信号送到蜂鸣器实现报时。
校时电路是直接加一个脉冲信号到时计数器或者分计数器或者秒计数器来对“时”、“分”、“秒”显示数字进行校对调整。
本数字钟以计时为基本功能，可以完成00:00:00到23:59:59，以及星期一至星期日的计时功能，并在控制电路的作用下具有保持、快速校时、快速校分的功能。
在具有基本功能的基础上，增加了下列扩展功能：闹钟、整点报时功能。
数字计时器是由分频电路、计时电路、控制电路、译码显示电路等几部分组成的。
其中，分频电路将试验箱提供的48Mhz 的频率分成各模块电路所需要的频率；计时电路完成计时功能，并与动态显示电路相连，将时间、日期、星期等信息显示在七段数码管上；秒表电路启动后可完成最小单位为0.01秒的计时；以上各部分电路均与译码显示电路连接，将以上数据分别显示，通过按钮切换。
电子时钟 QuartusII
EDA设计（Ⅱ）实验报告——数字钟班级：08042402学号：08042402**姓名：****院系：电光工程与光电技术学院指导老师：谭雪琴评语：2011年04月1摘要本次EDA设计先利用QuartusII7.0软件设计一个数字钟，软件模拟仿真后，下载到SmartSOPC实验系统中。
通过开关的开合来控制数字钟来完成保持、清零、校分、校时、整点报时等功能。
使用软件设计时先设计分频电路,对试验系统的时钟信号进行分频，分出1HZ的时钟信号，然后再设计计时和控制电路，使数字钟可以完成设计所需功能要求。
软件设计完成，模拟仿真没有错误后，再下载到SmartSOPC试验系统中，实际验证设计是否正确。
关键字：数字钟；SmartSOPC；QuartusII；分频；计时2Title EDA（Ⅱ）Design Experiment ReportAbstractWe use QuartusII7.0 to design a dgital cock first,after smulation,download to SmartSOPC experiment system.Control the digital clock to achieve keeping, clearing, correction minute, correction hour and ring when the whole hours.we first use software to design frequency dividing circuit to frequency demultiplicate thee xperiment system’s clock signal and generated signal of 1HZ,then design timing circuit and control circuit，makes the digital clock complete the requiredfunction .After designing and smulation,download to the experiment system and checking if there any errors.Keywords digital clock；frequency dividing；SmartSOPC；QuartusII；timing3目录一设计要求 (5)二方案论证 (5)三子模块设计 (6)3.1 脉冲发生电路 (6)3.1.1 48分频电路 (6)3.1.2 500分频电路 (8)3.1.3 2分频电路 (9)3.2 计时电路 (10)3.2.1 模60计数器 (11)3.2.2 模24计数器 (13)3.2.3 计时电路 (14)3.3 校分电路 (16)3.4 校时电路 (18)3.5 清零电路 (18)3.6 报时电路 (18)3.7 显示电路 (20)四调试 (22)五下载 (23)六结论 (24)七实验感想 (24)八参考文献 (26)41 设计要求①能进行正常的时、分、秒计时功能；②分别由六个数码管显示时分秒的计时；③K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变；④K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零；⑤K3是系统的校分开关，K3=0正常工作，K3=1时可以快速校分；⑥K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时；⑦使时钟具有整点报时功能当时钟计到59′5’’时开始报时，在59′53″, 59′55’’,59′57’’时报时频率为512Hz，59′59’’时报时频率为1KHz；⑧设计完成后并且模拟仿真捂错后，下载到试验系统中，检验是否符合以上设计要求。
基于QuartusⅡ可校时电子钟的设计
工 业 技 术114科技资讯 SCIENCE & TECHNOLOGY INFORMATIONDOI：10.16661/ki.1672-3791.2018.09.114基于QuartusⅡ可校时电子钟的设计孙浩程(衡水市第十三中学 河北衡水 053000)摘 要：本文介绍了基于Altera公司开发的QuartusⅡEDA软件，该软件功能强大且界面友好，在此基础上利用原理图和VHDL语言设计可校时的电子钟 。
QuartusⅡ软件具有极其丰富的功能单元，可搭接的灵活性能够满足具有复杂性和创造性的理想开发平台， 本文利用QuartusⅡEDA软件设计可校时的电子钟，达到了预期的开发设计效果。
该电子钟具有计时、清零、校时、报时等基本功能。
关键词：QuartusⅡ EDA 可校时 电子钟 中图分类号：TN70 文献标识码：A 文章编号：1672-3791(2018)03(c)-0114-02QuartusⅡ是Altera公司的综合性PLD ／FPGA开发软件，界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑设计环境，是先进的EDA工具软件。
支持原理图、VHDL、Verilog HDL以及AHDL(A1tera Hardware Description Language)等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
对于CPLD、FPGA、SOC和HardCopy ASIC设计，Altera Quartus Ⅱ软件在性能和效能上是业界首屈一指的软件[1-2]。
本文采用Quartus Ⅱ来设计可校时的电子钟。
1 设计原理本多功能数字钟具有的功能有：显示时—分—秒、整点报时，可校准。
根据钟表的工作机理，整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1s，当秒从59s跳转到00s时，分钟增加1分，分钟在59分跳转到00分时，小时增加1小时，小时的范围是从0～23时。
基于-Quartus多功能数字钟设计
基于Quartus的多功能数字钟设计该实验是利用QuartusII软件设计一个数字钟，进展试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种根本功能，并下载到SmartSOPC实验系统中进展调试和验证。
此外还添加了显示星期，闹钟设定,秒表和彩铃等附加功能，使得设计的数字钟的功能更加完善。
一、设计要求1.设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等根本功能。
2.具体要求如下：1)能进展正常的时、分、秒计时功能，最大计时显示23小时59分59秒。
2)分别由六个数码管显示时分秒的计时。
3)K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。
4)K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。
5)在数字钟正常工作时可以对数字钟进展快速校时和校分。
K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。
3.设计提高局部要求1)时钟具有整点报时功能，当时钟计到59’51〞时开场报时，在59’51〞,59’53〞, 59’55〞,59’57〞时报时频率为512Hz,59’59〞时报时频率为1KHz。
2)星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。
3)闹表设定：通过开关切换显示至闹钟界面，利用闹钟校时和校分开关对闹钟时间进展设定，且不影响数字钟计时。
当计时到闹钟设定时间蜂鸣器鸣叫，并响起彩铃。
4)秒表计时：通过开关切换显示至秒表界面，分秒局部是100进制的，即当值为99时向秒位进位。
4.仿真与验证用Quartus软件对设计电路进展功能仿真，并下载到实验板上对其功能进展验证。
二、工作原理数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几局部组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。
基于FPGA的数字电子钟的设计与实现
基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。
1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣ 位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。
设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣ ⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。
设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。
设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。
设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。
设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。
Quartus II 电子钟设计
Quartus II 电子钟设计大连海事大学电子信息专业（3）班cdk 2220102568顶层文件原理图：秒钟模块源程序：SECONDlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND isport(clk,clr:in std_logic;----时钟/清零信号sec1,sec0:out std_logic_vector(3 downto 0);----秒高位/低位co:out std_logic);-------输出/进位信号end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数beginif clr='1' then----当ckr为1时，高低位均为0cnt1:="0000";cnt0:="0000";elsif clk'event and clk='1' thenif cnt1="0101" and cnt0="1000" then----当记数为58（实际是经过59个记时脉冲）co<='1';----进位cnt0:="1001";----低位为9elsif cnt0<"1001" then----小于9时cnt0:=cnt0+1;----计数elseif cnt1<"0101" then----高位小于5时cnt1:=cnt1+1;elsecnt1:="0000";co<='0';end if;end if;end if;sec1<=cnt1;sec0<=cnt0;end process;end SEC;生成模块：波形仿真：分钟模块程序：MINUTElibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE isport(clk,clr:in std_logic;----时钟/清零信号sec1,sec0:out std_logic_vector(3 downto 0);----秒高位/低位co:out std_logic);-------输出/进位信号end MINUTE;architecture SEC of MINUTE isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数beginif clr='1' then----当ckr为1时，高低位均为0cnt0:="0000";elsif clk'event and clk='1' thenif cnt1="0101" and cnt0="1000" then----当记数为58（实际是经过59个记时脉冲）co<='1';----进位cnt0:="1001";----低位为9elsif cnt0<"1001" then----小于9时cnt0:=cnt0+1;----计数elsecnt0:="0000";if cnt1<"0101" then----高位小于5时cnt1:=cnt1+1;elsecnt1:="0000";co<='0';end if;end if;end if;sec1<=cnt1;sec0<=cnt0;end process;end SEC;生成模块：波形仿真：小时模块源程序：hourlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(reset,clk : in std_logic;daout : out std_logic_vector(7 downto 0)); end hour;architecture behav of hour issignal count : std_logic_vector(3 downto 0); signal counter : std_logic_vector(3 downto 0); beginp1: process(reset,clk)beginif reset='0' thencount<="0000";counter<="0000";elsif(clk'event and clk='1') thenif (counter<2) thenif (count=9) thencount<="0000";counter<=counter + 1;elsecount<=count+1;end if;elseif (count=3) thencount<="0000";counter<="0000";elsecount<=count+1;end if;end if;end if;end process;daout(7 downto 4)<=counter;daout(3 downto 0)<=count;end behav;生成模块：波形仿真：报警源程序：alertlibrary ieee; --alert模块程序use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity alert isport(clk1Hz:in std_logic;a,b,c :in std_logic_vector(3 downto 0);speak:out std_logic);end alert;architecture art of alert isbeginprocess(clk1Hz,a,b,c)beginif a = "1000" and b = "0101" and c ="0101" then speak <='Z';end if;end process;end art;生成模块：。
基于QuartusⅡ的VHDL语言多功能数字钟
基于QuartusⅡ的VHDL语言多功能数字钟注：任何人不得作为商业用途数字钟的功能1）以24小时制显示时、分、秒计数；2）时间清零，时设置，分设置功能；3）整点报时功能。
实验环境1.软件环境：QuartusII 7.22.硬件环境：MAXII-EPM240T100C51.分频器1KHz分频器VHDL：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FPQ1K isport(clk :in std_logic;q1khz :out std_logic);end ;architecture behav of FPQ1K isbegins1:process(clk)variable count2: integer range 0 to 50000;beginif (clk='1'and clk'event)then count2:=count2+1;if (count2=25000) then q1khz<='1';elsif (count2=50000) then q1khz<='0';count2:=0;end if;end if;end process;END behav;1KHz分频器顶层设计原理图1Hz分频器VHDL：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FPQ1 isport(clk :in std_logic;q1hz :out std_logic);end ;architecture behav of FPQ1 isbegins1:process(clk)variable count2: integer range 0 to 1000;beginif (clk='1'and clk'event)then count2:=count2+1;if (count2=500) then q1hz<='1';elsif (count2=1000) then q1hz<='0';count2:=0;end if;end if;end process;END behav;1Hz分频器顶层设计原理图2.秒模块设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity Sec isport(clk,reset,min_set:in std_logic;--clk为1Hz的秒脉冲输入信号，reset为秒清零（复位）信号--min_set为分钟调整enmin:out std_logic; --enmin为秒模块进位输出daout:out std_logic_vector(6 downto 0)); --2n-1≥60，n=7，27=64，分钟用7位二进制数表示--daout（6..4）为十位，daout（3..0）为个位，60循环计数end entity Sec;architecture behave of Sec issignal count:std_logic_vector(6 downto 0); --定义内部计数节点，60循环计数signal enmin1,enmin2:std_logic;--enmin为60秒产生的进位，enmin2为调分键产生的向分模块的进位begindaout<=count;enmin2<=(min_set and clk);enmin<=(enmin1 or enmin2); --60秒钟到和调分键均向分模块产生进位脉冲process(clk,reset,min_set)beginif(reset='0')then count<="0000000"; --检测秒模块的1Hz脉冲上升沿elsif(clk'event and clk='1')thenif(count(3 downto 0)="1001")then --秒的个位是否到“9”if count(6 downto 4)="101"then --秒各位到“9”后，十位计数到“5”enmin1<='1';--秒模块的60秒进位输出enmin置“1”，向分模块产生进位count<="0000000"; --秒计数值“0000000”（零秒）elsecount<=count+7;--秒各位到“9”后，十位计数没到“5”，则加“7”变为“0”，同时向十位进位end if;elsecount<=count+1; --秒个位没计到“9”时，秒计数值加“1”enmin1<='0'; --秒模块的60秒进位输出enmin1置“0”，不向分模块进位end if;end if;end process;end behave;秒模块顶层设计原理图3.分模块设计LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY Min ISPORT(clk,clk1,hour_set,reset:IN STD_LOGIC; --clk为分钟模块的脉冲输入信号，接秒模块的进位输出 --clk1接秒脉冲输入，hour_set为小时调整enhour:OUT STD_LOGIC; --enhour为分钟模块的进位输出daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));--2n-1≥60，n=7，27=64，分钟用7位二进制数表示--daout（6..4）为十位，daout（3..0），60循环计数END ENTITY Min;ARCHITECTURE behave OF Min ISSIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0);--定义内部计数节点，60循环计数SIGNAL enhour1,enhour2:STD_LOGIC;--enhour1为60分钟产生的进位。
基于Quartus II的数字钟实现.
学校代码学号00918128分类号密级本科学年论文基于Quartus II的数字钟设计院(系)名称：电子信息工程学院专业名称：通信工程年级：2010级学生姓名：包胡斯楞指导教师：白凤山2012年9月28日基于Quartus II的数字钟设计摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。
与机械钟相比具有更高的准确性和直观性，具有更长的使用，已得到广泛的使用。
数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以用Quartus II 软件结合VHDL语言编程实现数字钟的设计。
这些方法都各有其特点，我的设计采用Quartus II软件结合VHDL语言编程实现数字钟。
Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了与结构五官的设计环境，设计者无需精通器件内部的复杂结构。
本设计由分频模块，时钟产生模块，数码管驱动模块等三个部分组成。
在Quartus II中以文本输入的方式将每个模块的源代码输入进行波形仿真，以验证设计的正确性。
关键词：数字钟 Quartus II VHDL语言波形仿真绪论 (1)1数字钟设计概述 (2)2分频模块 (3)2.1分频模块原理图 (3)2.2分频模块实现原理及程序 (3)2.3仿真波形及分析验证 (3)3时钟产生模块 (5)3.1时钟产生模块原理图 (5)3.2时钟产生模块实现原理及程序 (5)3.3仿真波形及分析验证 (5)4数码管驱动模块 (7)4.1数码管驱动模块原理图 (7)4.2数码管驱动模块实现原理及程序 (7)4.3仿真波形及仿真验证 (7)5总系统 (8)5.1总系统电路图 (8)5.2仿真波形及分析验证 (8)结论 (10)致谢 (11)参考文献 (12)附录A (13)附录B (14)附录C (16)在人们日常生活中，钟表是一个随处可见的小东西。
数字钟设计
多功能数字钟摘要本实验是利用QuartusII软件设计一个数字钟，进行实验设计和仿真调试，以实现计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。
此外还添加了一个固定闹钟（早上七点半，响八秒）和秒表等附加功能，使得设计的数字钟的功能更加完善。
关键字：QuartusII 数字钟功能仿真AbstractThis experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting,hour-correcting,minute-correcting,reset,time-hol ding and belling on the hour. And then validated the design on the experimental board.In addition,additional functions likedisplaying and reseting the week,setting alarm ,stopwatch,and belling with music make this digital clock a perfect one.Keywords: QuartusII digital-clock functionsimulate目录1.设计要求 (3)2.工作原理 (4)3.各模块说明 (5)1)分频部分 (5)2)计时部分 (8)3)动态显示部分 (10)4)校分与校时部分 (11)5)清零部分 (12)6)保持部分 (12)7)整点报时部分 (12)8)附加功能 (13)固定闹钟部分 (13)秒表部分 (13)9）总图 (15)4.实验中出现问题及解决办法 (17)5.实验总结 (18)6.参考文献 (19)一、设计要求1.设计一个数字时钟可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。
基于QuartusII 的多功能数字钟设计
多功能数字钟设计院系：专业：指导教师：班级：学号：姓名时间：2015.3.9-3.18摘要多功能数字钟在我们的日常生活中有着非常广泛的应用。
本实验利用QuartusII软件设计一个多功能数字计时器，并下载到SmartSOPC实验系统中。
这个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能，这些功能相互独立，却又互相协调配合。
在此类基础功能之上还添加了秒表功能。
关键词QuartusII软件 SmartSOPC实验系统多功能数字钟外文摘要Title Multi-function digital clock design dissertationAbstractMulti-function digital clock in our daily life has a very wide application. This experiment using software QuartusII design a multi-function digital timer, and download to SmartSOPC experiment system. The digital timer, can complete 00:00:00 to 23:59:59 timing functions, and under the action of control circuit has to keep fast, reset, when the school, the school points, hour, and other functions, and these features are independent of each other, and coordinate with each other. On such a basis function also added stopwatch function.Keywords QuartusII、SmartSOPC experimental system、Multi-function digital timer。
基于QuartusII软件的数字时钟设计
实验名称：数字时钟设计姓名：杨龙成班级：电子与通信工程学号： 3120302012 成绩：一、实验目的1.掌握各类计数器及它们相连的设计方法；2.掌握多个数码管显示的原理与方法；3.掌握模块化设计方式；4.掌握用VHDL语言的设计思想以及整个数字系统的设计。
二、实验内容1. 设计要求1）具有时、分、秒计数显示功能，在数码管显示00:00:00~23:59:59，以24小时循环计时。
2）完成可以计时的数字时钟时钟计数显示时有LED灯的花样显示。
3）具有调节小时、分钟及清零的功能。
4）具有整点报时功能。
2. 性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，时钟—24进制计数，并且在数码管上显示数值。
2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间。
可以通过实验板上的键7和键4进行任意的调整，因为时钟信号均是1HZ的，所以LED灯每变化一次就来一个脉冲，即计数一次。
3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。
4）蜂鸣器在整点时有报时信号产生，产生“滴答.滴答”的报警声音。
5）根据进位情况，LED灯在时钟显示时有花样显示信号产生。
3. 系统方框图三、设计原理和过程3.1 硬件设计本设计使用VHDL硬件开发板，可编程逻辑器件EMP1270T144C5系列。
设计过程中用到的外围电路的设计有电源部分，可编程器件EMP1270T144C5，CPLD –JTAG接口，晶振和蜂鸣器，LED数码管显示，DIP开关与按键输入(具体电路见附录)3.2 软件设计3.2..1 程序包my_pkg的设计说明为了简化程序设计增加可读性，系统采用模块化的设计方法，重复使用的组件以元件（component）的形式存在，以便相关块的调用。
下面列出my_pkg组件包的代码。
library ieee;use ieee.std_logic_1164.all;package my_pkg iscomponent div40M------------------------------------------------------------------元器件1 Port( clk: in std_logic;f1hz : out std_logic);end component;component count60-----------------------------------------------------------------元器件2 Port(clr,clk:in std_logic;one :buffer std_logic_vector(3 downto 0);ten :buffer std_logic_vector(3 downto 0);full:out std_logic;dout:buffer std_logic_vector(7 downto 0));end component;component count24-----------------------------------------------------------------元器件3 Port(clr,clk:in std_logic;one :buffer std_logic_vector(3 downto 0);ten :buffer std_logic_vector(3 downto 0);full:out std_logic);end component;component scan6----------------------------------------------------------------元器件4 port (clr,clk : in STD_LOGIC;h_ten,h_one,m_ten,m_one,s_ten,s_one: in STD_LOGIC_vector(3 downto 0);cs: out STD_LOGIC_vector(5 downto 0);mux_out: out STD_LOGIC_vector(3 downto 0));end component;component bin2led---------------------------------------------------------------元器件5 port (bin : in std_logic_vector (3 downto 0);led : out std_logic_vector (7 downto 0) );end component;component sh1k ----------------------------------------------------------------------元器件6 Port( clk: in std_logic;--from system clock(40MHz)f1hz : out std_logic);-- 1Hz output signalend component;component alarm_set------------------------------------------------------------------元器件7 Port(rst,hz1: in std_logic;--system clock 1Hzalarm,ok: in std_logic;--keep pushing to declare alarm setsec_tune: in std_logic;sec_one,sec_ten:out std_logic_vector(3 downto 0));end component;end my_pkg;3.2.2 count60组件由此提供分（秒）计数值，当分计数器计数到59再来一个脉冲信号秒计数器清零从新开始计数，而进位则作为小时计数器的计数脉冲，使小时计数器计数加1，同时分计数器在分设置时钟信号的响应下设置分计数器的数值。
基于QuartusII的数字时钟的设计
基于QuartusII的数字时钟的设计摘要QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
数字钟是一种用数字电路实现时、分、秒计时的装置，与机械实施中相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到了广泛的使用。
在对EDA的课程有了初步的了解并掌握Quartus II软件的初步应用之后，我们决定将课题设置为应用Quartus II软件，设计出一个时间可调，并可以通过LED七段共阴极数码管来显示时、分、秒的简易数字钟。
关键词：QuartusII；VHDL；EDA；数字钟SummaryQuartusII is Altera company comprehensive PLD/FPGA development software, support principle diagram, VHDL, VerilogHDL and AHDL design input in the form of embedded own comprehensive device simulators, and can be done from the design input to the hardware configuration of the complete PLD design process.QuartusII allow users to take full advantage of mature modules, simplifies the design complexity, speed up the design.Good support for third-party EDA tools also allow users to use in the different stages of the design process is familiar withthird-party EDA tools.Digital clock is a kind of when using a digital circuit implementation, minutes and seconds timing device, a higher accuracy compared with the implementation of the mechanical and intuitive, and no mechanical device, has a longer service life, has been widely used.In the course of EDA have a preliminary understanding and mastering the Quartus II software after the initial application, we decided to set the topic for the application of the Quartus II software, design a time is adjustable, and can be through the 7 common cathode LED digital tube display hours, minutes and seconds of simple digital clock.Keywords：QuartusII；VHDL；EDA；digital clock目录摘要 (1)绪论 (5)1.课程设计的目的与作用 (7)2.设计任务 (7)3.QuartusII软件介绍 (7)4.相关理论 (8)4.1 理论 (8)4.2 器件 (8)5. 系统设计 (8)5.1 总体 (8)5.2 各模块 (9)5.2.1 顶层模块 (9)5.2.2 十进制计数器模块 (9)5.2.3 六进制计数器模块 (10)5.2.4 二十四进制计数器模块 (10)5.2.5 7段LED显示驱动模块 (11)6. 硬件设计 (11)6.1 顶层实体图 (11)6.2 各模块实体图 (12)6.2.1 十进制计数器模块 (12)6.2.2 六进制计数器模块 (12)6.2.3 二十四进制计数器模块 (13)6.2.4 7段LED显示驱动模块 (13)6.3 总体实体图 (14)7. 流程图设计 (15)8.模块设计实现 (16)8.1建立顶层模块 (16)8.1.1新建dianzizhong.工程 (16)8.1.2建立VHDL源程序 (16)8.2建立十进制计数器模块 (18)8.2.1新建CNT10.工程 (18)8.2.2建立VHDL源程序 (18)8.3建立六进制计数器模块 (19)8.3.1新建CNT6.工程 (19)8.3.2建立VHDL源程序 (19)8.4建立二十四进制计数器模块 (20)8.4.1新建CNT24.工程 (20)8.4.2建立VHDL源程序 (20)8.5建立7段LED显示驱动模块 (21)8.5.1新建LED_DRIV.工程 (21)8.5.2建立VHDL源程序 (22)9.仿真调试结果分析 (22)9.1顶层模块的编译与波形仿真 (22)9.2十进制计数器模块的编译与波形仿真 (23)9.3六进制计数器模块的编译与波形仿真 (24)9.4二十四进制计数器模块的编译与波形仿真 (25)9.5 7段LED显示驱动模块的编译与波形仿真 (26)10. 结论 (27)11.设计总结和体会 (27)12. 致谢 (28)13. 参考文献 (29)绪论1.研究的意义在快速发展的年代，时间对于人们来说越来越宝贵，在快节奏的生活中，人们往往会忘记了时间，一旦在一些重要的场合忘记了时间，将会带来重大的损失。
基于FPGA和Quartus II的多功能数字钟设计与实现
基于FPGA和Quartus II的多功能数字钟设计与实
现
现场可编程门阵列（Field Programmable Gate Arrays，FPGA）是一种可编程使用的信号处理器件。
通过改变配置信息，用户可对其功能进行定义，以满足设计需求。
通过开发，FPGA能够实现任何数字器件的功能。
与传统
数字电路相比，FPGA具有可编程、高集成度、高可靠性和高速等优点。
1 数字钟总体设计
本文以FPGA平台为基础，在QuartusⅡ开发环境下设计开发多功能数字钟。
数字钟实现的功能如下：
1）计时功能：进行正常的时、分、秒计时，并由6只8段数码管分别显示时、分、秒时间。
2）校时功能：当时校时按键按下时，计时器时位迅速增加，并按24小时循环；当分校时按键按下时，计时器分位迅速增加，并按60分循环。
基于QuartusII的多功能数字钟设计
多功能数字钟设计摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。
通过原理图输入进行设计，取代VHDL语言设计。
软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。
实现并充分领略硬件设计软件化的精髓。
关键词：软件; 数字钟; 模块化; VHDL; 可编程; 硬件Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of VHDL language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.Keywords:software; digital bell; blocking method; VHDL; programmable; hardware目录一、设计内容简介 (2)二、设计要求 (2)三、方案论证（整体电路设计原理） (2)四、子模块设计原理4.0 脉冲产生电路 (5)4.1 计时电路 (8)4.2 显示电路 (12)4.3 保持电路 (14)4.4 清零电路 (14)4.5 校分电路 (15)4.6 校时电路 (15)4.7 整点报时电路 (16)4.8 闹钟设定电路 (17)4.9 音乐产生电路 (18)4.10 闹钟报时电路 (23)4.11 闹铃关闭电路 (24)4.12 星期调整电路 (25)4.13 电路总图 (26)五、实验中遇到问题及解决方法 (27)六、结论 (29)七、实验心得 (29)八、参考文献 (30)一、设计内容简介设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。
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电子线路设计Ⅱ
——基于QuartusII软件的数字钟
姓名：范征东
学号：101041305
指导老师：黄建宇郝磊
多功能数字钟设计
一、设计内容简介
电子数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，因此得到了广泛的使用。
电子数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，此次设计与制做电子数字钟就是可以了解电子数字钟的原理，学会制作电子数字钟。
通过电子数字钟的制作能进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法，通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
这次电子数字钟的设计主要是利用74LS90的计数功能来实现电子钟时、分、秒的跳变，整个设计主要分为六个模块：时模块、分模块、秒模块、分频模块、校时校分模块、整点报时模块。
时、分、秒模块分别用两块74LS90实现，并且分别将它们设置为60进制，60进制，24进制。
秒信号的产生用石英晶体振荡器加分频器来实现，将秒信号送入秒模块，每累计60秒发出一个分脉冲信号，分模块每累计60分钟，发出一个时脉冲信号，时模块实现对24小时的累计，通过六个七段数码管显示出来。
整点报时电路根据计时系统的输出状态产生一脉冲信号，然后加上一个高频或低频信号送到蜂鸣器实现报时。
校时电路是直接加一个脉冲信号到时计数器或者分计数器或者秒计数器来对“时”、“分”、“秒”显示数字进行校对调整。
本数字钟以计时为基本功能，可以完成00:00:00到23:59:59，以及星期一至星期日的计时功能，并在控制电路的作用下具有保持、快速校时、快速校分的功能。
在具有基本功能的基础上，增加了下列扩展功能：闹钟、整点报时功能。
数字计时器是由分频电路、计时电路、控制电路、译码显示电路等几部分组成的。
其
中，分频电路将试验箱提供的48Mhz 的频率分成各模块电路所需要的频率；计时电路完成计时功能，并与动态显示电路相连，将时间、日期、星期等信息显示在七段数码管上；秒表电路启动后可完成最小单位为0.01秒的计时；以上各部分电路均与译码显示电路连接，将以上数据分别显示，通过按钮切换。
系统结构如下图所示
二. 数
设计与制做数字电子钟可以使我们了解数字电子钟的原理，并且学会制作数字电子钟.而且通过数字电子钟的制作进一步地了解各种在制作中用到的中小规模集成电路的作用及使用方法.且由于数字电子钟包括组合逻辑电路和时序电路.通过此次课程设计可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法. 三.设计任务
设计制作一个数字电子钟指标：
（1）时间计数电路采用24进制，从00开始到23后再回到00；
（2）各用2位数码管显示时、分、秒；
48MHz 16MHz
16Hz 16KHz
1600Hz
1KHz 3分频 16分频 1000分频
1000分频
10分频 16分频 1Hz 100Hz 16分频
（3）具有手动校时、校分功能，可以分别对时及分进行单独校时，使其校正到标准时间；
（4）计时过程具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次；
（5）为保证计时器的稳定性及准确性，由晶体振荡器提供时间基准信号。
四、各模块电路原理
1、分频电路
实验箱上提供振荡源为48MHz ，为获得秒脉冲信号和显示电路中需要频率，以及消除触点抖动所需频率，需要对该振荡源进行分频处理。
处理的过程示意如下：
主要采用74160芯片和7490芯片以及其他逻辑门组成不同进制的计数器逐级分频，将16分频放在最后一级以得到占空比为50%的方波。
2、计时电路 计时电路可实时提供时间信息，包括时、分、秒。
电路原理与秒表计时原理相同，用两级60进制计数器记录秒和分。
同时级联的第三季24进制计数器记录小时，并向日期及星期电路提供一个周期为24小时的驱动信号。
脉冲输入端CLOCK 和调时端通过一或门接入每级脉冲输入，实现调时与计时互不冲突
（1）秒 60进制原理图，将d[4]和d[6]接与门级联分如图
（2）分60进制原理图 包含级联原理如秒
（3）小时 24进制
（4）星期电路
3、按键除颤电路
作为机械开关的键盘，在按键操作时，机械触点的弹性及电压跳动等原因，在触点闭合或开启的瞬间会出现电压的抖动，如果不进行处理就会造成误操作。
按键去抖动的关键在于提取稳定的低电平状态。
滤除前沿、后沿抖动毛刺。
对于一个按键信号，可以用一个脉冲对它进行采样。
如果连续几次为低电平，可以认为信号已经处于稳定状态，这时输出一个低电平按键信号。
电路中的CLOCK可以为一个100hz的脉冲信号
电路原理图
4、控制电路
控制电路原理是将脉冲送入各计时计数器的调整端，实现对时间和日期等5种信息的调整。
设有“切换”和“校准”两个按键，每按动一次“切换”按键，给计数器74160送入一个脉冲，计数信息送入数据选择器74138为脉冲选择不同的输出端，同时计数信息通
过译码器74154译码，选择不同的灯亮起，提示当前脉冲输出的端口，按动一次“校准”按键，送入一个脉冲。
闹钟调整电路原理于此相同，不再赘述。
原理图如下：
5、报时电路
每当计时到整点后，蜂鸣器报时5秒。
将当前时间的时和分与设置的时间00:05比较，小于即输入信号控制报时。
8、响铃电路
响铃电路可接受报时和闹钟的信号，控制蜂鸣器.
10、显示电路
11 总电路
五、实验心得
通过这次实验，我深刻意识到理论与实践结合的重要性，本次实习使我们能够将上学期所学的数字逻辑电路知识运用到实处。
同时这也为后面我们学嵌入式原理及应用打下了很好的基础。
当然我们在做的过程中遇到很多问题，团队合作显得非常重要，毕竟一个人的思路有限，碰到问题容易陷入死胡同，我非常感谢搭档李文峰同学的帮助以下是我们遇到的具体问题;
1、实现计时功能要选择芯片，比较常见的是74160和7490，我们认为7490内部级联为10进制，且两个7490级联简单我们就选择了7490
2、在Block文件下，秒，分，都要在100进制的基础上构成60进制。
我们第一个问题就是如何构成60进制，通过查资料我们知道7490是高电平清零，于是我们把0110中接出来问题解决了
3、分和秒的级联又是个问题。
我们出错在于没有解决时钟下降沿的问题。
7490要给一个下降沿，于是我们在0101上接出与门，这样从59变为00就提供了一个下降沿，这样就成功了
4、星期是个比秒十分都要费脑筋的问题，我们决定以8为开始，1，2，3，4，5，6，8.星期电路如图
5、仿真的时候，选择好时钟的周期和END TIME。
我们以数组的形式分别表示秒分时。
往往因不熟悉quartus软件而造成失误。
包括后来分配管脚。
其实很多问题就出来顶层文件上。
因为编译的那个就是要选择为顶层文件。
还要经常编译。
6、下载的时候我是比较郁闷，因为有些耽误我们进度的并不是我们自己设计的因素而是这个试验箱本身有问题。
时钟不能下载，换了一个才好了。
下载的时候要组建模块同时
引入分频模块和显示模块，如果不加入老师给的那四个模块是根本不行的。
同时显示和时分秒模块的脉冲频率不能一样，要分别给。
然后在分配管脚。
只要仔细按照程序来就不会出错。
7、当下载后，我们发现如果是按有些脉冲来给的化，我们的秒跳不过40，进而不能产生进位。
这是因为7490是异步清零的不同脉冲的同步计数器，会形成竞争与冒险。
当它跟硬件时会产生冲突，形成误操作。
我们的解决办法是换用74160构成同步计数器，使用同一个脉冲消除误操作。
8.
设计整点报时功能时，我们又犯了一个错误就是将要分配给蜂鸣器的管脚时，用到了d[28]这是个时分秒的显示电路部分。
后来郝老师指出后，我们出新定义了管脚，输出。
这次大功告成。