分频器设计——50MHZ(含verilog程序)

分频器设计

一、实验目的

1、熟悉分频器的原理；

2、掌握采用Verilog HDL 语言设计分频器的方法；

3、进一步学习利用VerilogHDL 语言进行层次设计的方法。

二、实验内容

1、采用Verilog 语言设计一个十分频器，记录Verilog 程序；

2、对十分频器进行功能仿真，观察仿真波形；

3、仿真没有问题后，将分频比改为50000000，实现一个50M 分频器。利用此分频器和开发板上的50MHz 时钟信号，得到1Hz 的秒脉冲信号，完成如图1-2.28所示的秒计数器。

50M

分频器

50MHz 脉冲信号

二位十进制

计数器1Hz 秒脉冲

数码管（个位）

数码管

（十位）复位和计数使能

（拨码开关）

程序设计如下：

module fenp(clk_out,clk_in,reset);

output clk_out;

input clk_in;

input reset;

reg [1:0] cnt;

reg clk_out;

always@(posedge clk_in or posedge reset)

begin

if(reset)

begin

cnt<=0;

clk_out<=0;

end

else

begin

if(cnt==24999999)

begin

clk_out<=!clk_out;

cnt<=0;

end

else

cnt<=cnt+1;

end

end

endmodule

本程序经验证，完全可以实现实验要求。

文章来自某大学EDA实验课