数电第五版(阎石)第五章课后习题及答案pptx
课件数字电技术基础第五版教学课件清华大学阎石王红.ppt
0 0
1 1
0 1
0 1
0 0
1 1
2.特性方程 : Q* D
3.状态转换图
4.符号
。。。。
《数字电子技术基础》第五版
逻辑功能： 是 Q * 与输入及 Q 在CLK作用后稳态之间的关系 （RS, JK, D, T）
电路结构形式： 具有不同的动作特点（转换状态的动态过程） （同步，主从，边沿）
《数字电子技术基础》第五版
( 5 )有异步置1，置0端
二、动作特点 Q * 变化发生在 clk的上升沿（或下降沿） ， Q * 仅取决于上升沿到达时 输入的状态，而与此前 、后的状态无关
《数字电子技术基础》第五版
5.6 触发器的逻辑功能及其描述方法
5.6.1 触发器按逻辑功能的分类 时钟控制的触发器中 由于输入方式不同（单端，双端输入）、次态（ Q * ）随输 入变化的规则不同
J K CLK
Q S 主 R Q’ 从
Q Q’
《数字电子技术基础》第五版
J Q S 主 R Q’ 从 Q
K
CLK
Q’ (1)若J 1, K 0则clk 1时，
Q* 1 “主”保持 , 1 * Q 0，“主” 1
Q* 1，“主” 0 * Q 0，“主”保持 0
1. 主从 SR 触发器 ( 1 )clk 1时，“主”按 S , R翻转，“从”保持 ( 2 )clk下降沿到达时，“主” 保持， “从”根据“主”的状 态翻转 所以每个 clk周期，输出状态只可能 改变一次
0
1
1 1
1 0
0
1*
1
1 1
1*
《数字电子技术基础》第五版
2. 主从 JK触发器 为解除约束 即使出现 S R 1的情况下， Q * 也是确定的
第十清华数字电子技术第五阎石课件
《数字电子技术基础》第五版
tw RlC n V V ( ( ) ) V V ( (0 t) )RlC n V V D D D V D T 0H RlC n 2
tre (3~5 )R (/r /D 1R O)C N(3~5 )R OC N tdtwtre 输出脉 V O 1 时 冲间 宽 V I2 ） 从 度 0 充 等 （ V 电 T的 H 于 至 时间
合IC） 一、电路结构
由电压比较器（C1,C2） 触发器
输出缓冲器（G3,G4） OC输出的三极管（TD） 组成
《数字电子技术基础》第五版
《数字电子技术基础》第五版
二、功能表（输出与输 V I 2 V O
0 XX0
TD
导通
1
2 3
V
CC
1 3 VCC
0
导通
1
2 3
波形和震荡频率。
《数字电子技术基础》第五版
《数字电子技术基础》第五版
(3)当 VI1 至 VTH , 又返回第一个暂稳态。
二、电压波形
《数字电子技术基础》第五版
脉冲宽度计算：
TW T1 T2 T1 : C放 电 ，V从TH VDD放 至VTH T2 : C充 电 ，V从TH VDD充 至VTH
tw
R
ClnV() V()
V(0) V(t)
10.4.3 环形振荡器 一、最简单的环形振荡器
间后自动返回稳态。 ③暂稳态维持的时间长短取决于电路内部参数。
10.3.1 用门电路组成的单稳态触发器 一、积分型 G1和G2为TTL门 1、原理分析
《数字电子技术基础》第五版
* 稳V 态 I 0 ,V O 下 1 ,( V O 1 V O ： )V H A , V O ； H *V I后V ， O0,进入暂 V O 1 稳 0,C 开 态始 ，放电； *当放 VA 至 VTH 后V ， O1,返回稳态； *VI 后， C重新充VO 电 H ,恢 至复初始态；
阎石《数字电子技术基础》(第5版)(课后习题 数制和码制)【圣才出品】
1.3 将下列二进制小数转换为等值的十进制数。
（1）（0.1001）2
；（2）（0.0111）2
；（3）（0.101101）2
（0.001111）2 。
解：（1） (0.1001)2 1 21 0 22 0 23 1 24 0.5625 （2） (0.0111)2 0 21 1 22 1 23 1 24 0.4375
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1.9 将下列十进制数转换为等值的二进制数和十六进制数。要求二进制数保留小数点
以后 4 位有效数字。
Байду номын сангаас
（1）（25.7）10 ； （2）（188.875）10 ； （3）（107.39）10 ； （4）
（174.06）10 。
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。
解：（1）
8C 16
1000
1100 2
（2） 3D.
BE 16
0011 1101.1011 1110 2
（3）
8F
.FF
16
1000
1111. 1111
1111 2
（4） 10.
00 16
0001
0000.0000
（4） (255)10 (11111111)2 (FF )16
1.8 将下列十进制数转换为等值的二进制数和十六进制数。要求二进制数保留小数点 以后 8 位有效数字。
（1）（0.519）10 ； （2）（0.251）10 ； （3）（0.0376）10 ； （4） （0.5128）10 。
解：（1） (0.519)10 (0.10000100)2 (0.84)16 （2） (0.251)10 (0.01000000)2 (0.40)16 （3） (0.0376)10 (0.00001001)2 (0.09)16 （4） (0.5128)10 (0.10000011)2 (0.83)16
数电第五章习题答案 .doc
自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。
而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。
在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。
5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。
图T5.2解:（1）写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2） 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图 状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。
解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4） 无效状态转换情况 111/1000 能自启动（5） 逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。
数电阎石第五PPT学习教案
vc
－ vi (待转换的模拟电压)
＋
vo D / A
清 0、置
控数
1
0
0
0
“1”状态是否保留
制 控制端
逻 清 0、置
数
1 0
0
0
辑 CP、(移位命令)
数码寄存器 移位寄存器
时钟
原理框图
第35页/共42页
三、间接A/D转换器
双 积 分 型
又称为电压－时间变换型（V－T变换 型）
第36页/共42页
(dn1 2n1
dn2 2n2
...
d1 21
d0 20 )
优点： （1）只有R和2R两种阻值的电阻，可 达到较 高的精 度； （2）各支路电流恒定不变，在开关状 态变化 时，不 需电流 建立时 间，所 以电路 转换速 度高， 使用广 泛。
第10页/共42页
CB7520电路原理图
第11页/共42页
D/A的任务是接收到一个数字量后，给 出一个 相应的 电压。 比如收 到（00111111）B
，应给出幅度为1.25V 的电压。
第3页/共42页
一、权电阻网络D/A转换器
电阻网络
求和放大 器
模拟电子开关
参考电压
第4页/共42页
集成运放通过RF接入负反馈，有虚短，V-≈V+=0
vo RFi RF (I3 I2 I1 I0)
dn2 2n2
...
d1 21
d0 20 )
输出电压的变化范围: 优点：结构简单，所用的电阻元件数 很少。
2n 1 0 ~ 2n VREF
缺点：各电阻的阻值相差较大，不能 保证有 很高的 精度。
第6页/共42页
数字电子技术基础(第五版)第五章触发器PPT课件
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。
数字电路PPT课件第五章
18
5.2 基本RS触发器
例1
在用与非门组成的基本RS触发器中，设初始状态为0，
的波形图，画出两输出端的波形图。
知输入 R 、 S D D
初始状态为0
Q
Q
19
5.2 基本RS触发器
5.2.3 基本触发器的特点总结
1.有两个互补的输出端，有两个稳定的状态。 2.有复位、置位、保持三种功能。 3.复位输入端、置位输入端，可以是低电平有效，
D CP 1
Q S CP R
CP
S(R) D
Q Q
35
5.3 钟控（同步）触发器
5.3.5电位触发方式的工作特性 1.电位触发方式——当钟控信号CP为低（高）电平时，触发 器不接受输入激励信号，触发器状态保持不变；当钟控信号 CP为高（低）电平时，触发器接受输入激励信号，状态发生 转移。 2.电位触发方式的特点：
R
Q
电路结构
逻辑符号
21
5.3 钟控（同步）触发器
2. 工作原理
G4 S G2 & Q
&&
Q4
CP=0：状态不变 CP=1：状态发生变化 S=0；R=0：Qn+1=Qn
CP
1 0
&&
R G3 Q3
& G1
Q
S=1；R=0：Qn+1=1 S=0；R=1：Qn+1=0 S=1；R=1：禁止
22
5.3 钟控（同步）触发器
1
T 0
5.激励表
Qn
Qn 1
T 0 1 1 0
34
0 0 1 1
0 1 0 1
5.3 钟控（同步）触发器
例1 钟控RS触发器及逻辑门组成如下时序电路，其输入 CP、D端波形如图所示，设触发器初态为1，试画出触 发器Q 端的输出波形。
数字电子技术基础第五版阎石课件
2006年
24
8.4 通用阵列逻辑GAL
要使用GAL器件，就要先进行设计。GAL器件的开发 工具包括硬件开发工具和软件开发工具。硬件开发工 具有编程器，软件开发工具有ABEL-HDL程序设计语言 和相应的编译程序。编程器的主要用途是将开发软件 生成的熔丝图文件按JEDEC格式的标准代码写入选定 的GAL器件。
8.1 概 述
图8.1.1 PLD电路中门电路的惯用画法 （a）与门
（b）输出恒等于0的与门 （c）或门 （d）互补输出的缓冲器 （e）三态输出的缓冲器
2006年
返回
1
图8.1.1 PLD电路中门电路的惯用画法
（a）与门（b）输出恒等于0的与门（c）或门 （d）互补输出的缓冲器（e）三态输出的缓冲器
辑模式（c）单乘积项模式 图8.8.7 输入/输出单元（ IOC ）的电路结构 图8.8.8 IOC的各种组态 图8.8.9 ispLSI器件的编程接口 图8.8.10 ispGDS22的结构框图 图8.8.11 ispGDS22的输入/输出单元（ IOC ）
支持不同厂家生产的，各种型号的PAL，GAL， EPLD，FPGA产品开发。
PLD开发系统包括软件和硬件俩部分。 开发系统软件是指PLD专用的编程语言和相 应的汇编程序或编译程序。开发系统软件大体
上可以分为汇编型，编译型和原理图收集型三
种。
2006年
58
8.8 在系统可编程逻辑器件（ISP－PLD）
图8.8.1 ispGAL16z8的电路结构框图 图8.8.2 ispGAL16z8编程操作流程图 图8.8.3 ispLSI1032的电路结构框图 图8.8.4 ispLSI1032的逻辑功能划分框图 图8.8.5 通用逻辑模块（GLB）的电路结构 图8.8.6 GLB的其它几种组态模式（a）高速旁路模式（b）异或逻
阎石《数字电子技术基础》(第5版)(课后习题 触发器)【圣才出品】
第5章 触发器5.1 画出图5-1由与非门组成的SR 锁存器输出端Q 、Q′的电压波形，输入端S D ′、R D ′的电压波形如图中所示。
图5-1解：波形图如图5-2所示。
图5-25.2 画出图5-3由或非门组成的SR 锁存器输出端Q 、Q′的电压波形，输入端S D 、R D 的电压波形如图中所示。
图5-3解：波形图如图5-4所示。
图5-45.3 试分析图5-5所示电路的逻辑功能，列出真值表，写出逻辑函数式。
图5-5解：当CLK＝0时，S、R的值不能加到或非门，此时Q的状态保持不变。
当CLK＝1时，Q的状态随SR的不同而发生变化，真值表如表5-1所示。
表5-1卡诺图如图5-6所示。
图5-6化简得n1+=+Q S R'QSR=。
5.4 图5-7所示为一个防抖动输出的开关电路。
当拨动开关S时，由于开关触点接通瞬间发生振颤，S D′和R D′的电压波形如图中所示，试画出Q、Q′端对应的电压波形。
图5-7解：Q 、Q′端对应的电压波形如图5-8所示。
图5-85.5 在图5-9所示电路中，若CLK 、S 、R的电压波形如图中所示，试画出Q 和Q′端与之对应的电压波形。
假定触发器的初始状态为Q ＝0。
图5-9解：当CLK ＝0时，SR 的值不能加到或非门，此时Q 的状态保持不变。
当CLK ＝1时，成为与非门组成的SR 触发器。
Q 和Q′端对应的电压波形如图5-10所示。
图5-105.6 若将电平触发SR 触发器的Q 与R 、Q′与S 相连，如图5-11所示，试画出在CLK 信号作用下Q 和Q′端的电压波形。
已知CLK 信号的宽度t W ＝4t pd 。
t pd 为门电路的平均传输延迟时间，假定t pd ≈t PHL≈t PLH 。
设触发器的初始状态为Q ＝0。
图5-11解：当CLK ＝0时，触发器输出保持不变；当CLK ＝1时，输出随SR 触发器变化。
脉冲的上升沿到来时，S ＝1，经过G 1门和G 3门的时延，Q 被置1；同时，经过G 2门的时延，G 2门输出为1。
数字电子技术基础阎石主编第五版第五章 ppt课件
53
第五章
D
D Q Q1
CP
CP D
Q1
数字电子技术基础阎石主编第五版
54
第五章
D
D Q Q2
CP
CP D Q2
数字电子技术基础阎石主编第五版
55
第五章
5.6 触发器的逻辑功能及其描述方法
一、触发器按逻辑功能的分类
按 逻
SR触发器
辑
功
JK触发器
能
可
D触发器
分
为
T和T'触发器
数字电子技术基础阎石主编第五版
21
第五章
例5.2.1
11
11
00 11
00 11
0
00
0
11
11
00
00
11 111 1
0
0
数字电子技术基础阎石主编第五版
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第五章
二、电平触发的触发器 （同步触发器）
1.电平触发SR触发器
数字电子技术基础阎石主编第五版
23
第五章
同步SR触发器的特性表
特性方程：
Q* S RQ SR 0
特性 方程
Q* S RQ
SR 0
数字电子技术基础阎C石L主K编下第五降版 沿到来时有效
31
第五章
例5.4.1
Q* S RQ SR 0
数字电子技术基础阎石主编第五版
32
第五章
2.主从JK触发器
Q* S RQ
SJQ RKQ JQ (KQ)Q
JQ K Q 主从JK触发器没有数字约电子束技术。基础阎石主编第C五L版K下降沿时有效 33
步置位、复位端的数作字电用子技。术基础阎石主编第五版
数电第五版(阎石)第五章课后习题与答案
【题5.9】 若主从结构SR触发器的CLK,S,R, 各输入端电压波 形如图P5.9所示， =1，试画出Q,Q’ 端对应的电压波形。
解：根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点，即可画出Q,Q’的电压波形，如图A5.9所示。
【题5.11】已知脉冲触发JK触发器输入端J,K和CLK的电压波 形如图P5.11所示，试画出Q,Q’端对应的电压波形。设触发器 的初始状态为Q=0.
解：根据SR触发器逻辑功能的定义和脉冲触发方式的动作特 点（主从结构触发器属于脉冲触发方式），即可画出如图 A5.7所示的输出电压波形图。
【题5.8】 在脉冲触发SR触发器电路中，若S,R,CLK 端的电压 波形如图P5.8所示，试画出Q,Q’端对应的电压波形。假定触 发器的初始状态为Q=0.
解：根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点，即可画出图A5.8中Q和Q’的电压波形。
【题5.14】已知维持阻塞结构D触发器各输入端的电 压波形如图P5.14所示，试画出Q,Q’端对应的电压波形。
解：根据D触发器逻辑功能的定义及维持阻塞结构所具有的 边沿触发方式，即可画出Q和Q’的电压波形如图A5.14。
【题5.15】已知CMOS边沿触发方式JK触发器各输入端 的电压波形如图P5.15所示,试画出Q,Q式的动作特 点，画出的Q,Q’ 端电压波形如图A5.15。
【题5.18】设图P5.18中各触发器的初始状态皆为Q=0，试画 出在CLK信号连续作用下各触发器输出端的电压波形
解：根据每个触发器的逻辑功能和触发方式，画出输出端Q 的电压波形，如图A5.18。
解：见图A5.4.
【题5.5】 在图P5.5电路中，若CLK,S,R的电压波形如图中所 示，试画出Q和Q’端与之对应的电压波形。假定触发器的初 始状态为Q=0.
数字电子技术基础第5章课后习题答案
第5章 习题解答5-1 由与非门组成的大体RS 触发器的d d S ,R 之间什么缘故要有约束？当违背约束条件时，输出端Q 、Q 会显现什么情形？试举例说明。
解：由与非门组成的大体RS 触发器的d R 和d S 之间的约束条件是：不许诺d R 和d S 同时为0。
当违背约束条件即当d R =d S =0时，Q 、Q 端将同时为1，作为大体存储单元来讲，这既不是0状态，又不是1状态，没成心义。
5-2 试列出或非门组成的大体RS 触发器的真值表，它的输入端R d 和S d 之间是不是也要有约束？什么缘故？解：真值表如右表所示、Rd 、Sd 之同也要有约束条件，即不许诺Rd=Sd=1， 不然Q 、Q 端会同时显现低电平。
5-3 画出图5-33由与非门组成的大体RS 触发器输出端Q 、Q 的电压波形，输入端D D S R 、的电压波形如图中所示。
图5-33解：见以下图：5-4 画出图5-34由或非门组成的大体RS触发器输出端Q、Q的电压波形，输入端S D、R D的电压波形如图中所示。
图5-34解：见以下图：5-5 图5-35所示为一个防抖动输出的开关电路。
当拨动开关S时，由于开关触点接通R S、的电压波形如图中所示。
试画出Q、Q端对应的电压波形。
刹时发生振颤，D D图5-35解：见以下图：5-6 在图5-36电路中、假设CP、S、R的电压波形如图中所示，试画出Q、Q端与之对应的电压波形。
假定触发器的初始状态为Q＝0。
图5-36解：见以下图：5-7 在图5-37(a)所示的主从RS触发器中，CP、R、S的波形如图5-37(b)所示，试画Q、Q和Q的波形图。
出相应的Q m、m图5-37解：主从RS触发器的工作进程是：在CP＝l期间主触发器接收输入信号，但输出端并非改变状态，只有当CP下降沿到来时从触发器甚才翻转，称为下降沿触发。
依照主从RS 触发器状态转换图可画出波形图如下图所示。
5-8 在图5-38(a)所示的主从JK触发器中，CP、J、K的波形如图5-38(b)所示，试画Q、Q和Q的波形图。
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解：根据SR触发器逻辑功能的定义和脉冲触发方式的动作特 点（主从结构触发器属于脉冲触发方式），即可画出如图 A5.7所示的输出电压波形图。
【题5.8】 在脉冲触发SR触发器电路中，若S,R,CLK 端的电压 波形如图P5.8所示，试画出Q,Q’端对应的电压波形。假定触 发器的初始状态为Q=0.
解：根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点，即可画出图A5.8中Q和路中已知输入信号 的电压波形如图所 示，试画出与之对应的输出电压 的波形。触发器为维持 阻塞结构，初始状态为Q=0 。（提示：应考虑触发器和异或 门的传输延迟时间。）
解：当 =0 ，Q=0时，异或门的输出 等于0. 变为高电平以 后， 也变成高电平。因为 也是触发器的时钟输入端，所以 经过触发器的延迟时间后，Q端被置为1状态；再经过异或门 的传输延迟时间， 回到低电平。因此， 高电平持续时间等 于触发器的传输延迟时间与异或门的传输延迟时间之和。 从高电平跳变成低电平以后电路的工作过程与上述过 程类似。这样就得到了图A5.20的 电压波形。
第五章
学习要点： 1、不同电路结构触发器的动作 特点； 2、不同逻辑功能触发器的特性；
【题5.1】 画出图P5.1由与非门组成的SR锁存器输出端Q,Q’的 电压波形，输入端 , 的电压波形如图中所示。 解：见图A5.1.
【题5.4】图P5.4所示为一个防抖动输出的开关电路。当拨动 开关S时，由于开关触点接通瞬间发生振颤 , 和 的电压波 形如图中所示，试画出Q,Q’端对应的电压波形。
解：根据JK触发器逻辑功能的定义及脉冲触发的动作特点， 画出的Q,Q’端电压波形如图A5.11。
[题5.12] 若主从结构JK触发器CLK, , ,J,K端的电压波形如图 P5.12所示，试画出Q,Q’端对应的电压波形。
解：根据JK触发器逻辑功能的定义及脉冲触发方式的动作特 点，画出的Q,Q’ 端电压波形如图A5.12。
【题5.21】 在图P5.21所示的主从JK触发器电路中，CLK 和 A 的电压波形如图中所示，试画出 Q 端对应的电压波形。设触 发器的初始状态为 Q = 0.
解：在CLK =1期间主从JK触发器的主触发器接收输入信号。 若此期间出现 A = 1 的信号，则主从触发器被置1，在CLK变 为低电平后，从触发器随之被置1，使输出为Q=1.而当CLK回 到高电平以后与非门的输出变为低电平，于是又通过异步置 0 端R将触发器置0.这样我们就得到了图A5.21的波形图。 利用这个电路可以监视在CLK=1期间A端是否有高电平信号 输入。如果A端有高电平输入信号，则Q端给出一个正脉冲； 如果A端没有输入信号，则Q端始终为0.
解：见图A5.4.
【题5.5】 在图P5.5电路中，若CLK,S,R的电压波形如图中所 示，试画出Q和Q’端与之对应的电压波形。假定触发器的初 始状态为Q=0.
解：见图A5.5.
【题5.7】若主从结构SR触发器各输入端的电压波形如图P5.7 中所给出，试画出Q,Q’端对应的电压波形。设触发器的初始 状态为Q=0.
解：根据JK触发器逻辑功能的定义和边沿触发方式的动作特 点，画出的Q,Q’ 端电压波形如图A5.15。
【题5.18】设图P5.18中各触发器的初始状态皆为Q=0，试画 出在CLK信号连续作用下各触发器输出端的电压波形
解：根据每个触发器的逻辑功能和触发方式，画出输出端Q 的电压波形，如图A5.18。
【题5.9】 若主从结构SR触发器的CLK,S,R, 各输入端电压波 形如图P5.9所示， =1，试画出Q,Q’ 端对应的电压波形。
解：根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点，即可画出Q,Q’的电压波形，如图A5.9所示。
【题5.11】已知脉冲触发JK触发器输入端J,K和CLK的电压波 形如图P5.11所示，试画出Q,Q’端对应的电压波形。设触发器 的初始状态为Q=0.
【题5.14】已知维持阻塞结构D触发器各输入端的电 压波形如图P5.14所示，试画出Q,Q’端对应的电压波形。
解：根据D触发器逻辑功能的定义及维持阻塞结构所具有的 边沿触发方式，即可画出Q和Q’的电压波形如图A5.14。
【题5.15】已知CMOS边沿触发方式JK触发器各输入端 的电压波形如图P5.15所示,试画出Q,Q’端对应的电压 波形。