常用时序逻辑功能器件.
常用时序逻辑器件
UCC 8
R 5 CO
TH 6 R
TR 2
R D
7 VT
分压器 1
+ A1 +
A2
比较器
RD 4
&Q &
Q
R-S触发器
uo
3
TH是比较器A1的信号输入端，称为阈值输入端；TR 是比较器A2的信号输入端，称为触发输入端。放电三极管 T1为外接电容提供一个接地的放电通道。当基本RS触发器 置 1 时，T1截止，基本RS触发器置 0时，T1导通。 RD 是直接复位接入端，当RD为低电平时，输出端为低电平。
将立即被送入进寄存器中，有：
Q Q Q Q n1 n1 n1 n1 3 21 0
D3 D2 D1D0
2．移位寄存器
移位寄存器不仅能存放数码，还有移位的功能，是数字 系统中进行算术运算的必需器件，应用十分广泛。移位寄存 器在移位脉冲作用下将寄存器的数码依次向左或向右移，按 移动方式不同分为单向（左移或右移）移位寄存器和双向移 位寄存器。按数码的输入输出方式不同又可分为串行（并行） 输入，串行（并行）输出等。
静态保持、动态保持、并行输入、左移移
位和右称移位六项功能。
二、计数器
计数器是用来对输入脉冲进行计数的时序逻辑电路。 按计数器进位制来分,可分为二进制和十进制计数器等。
1．同步二进制计数器 同步计数器：计数脉冲同时加到所有触发器的时钟信号输 入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。 显然，它的计数速度比较快。同步二进制加法计数器的功能表 如下表所示。
ET RD A B C D RCO
EP 74LS161 LD
CP QA QB QC QD
ET RD A B C D RCO
时序电路逻辑功能描述方式
时序电路逻辑功能描述方式时序电路是一种电子电路，其逻辑功能在不同时间点上发生变化。
在时序电路中，电路的输出不仅依赖于当前的输入信号，还依赖于过去的输入信号和电路的内部状态。
时序电路通常由触发器（Flip-Flop）和组合逻辑门组成。
触发器是一种存储元件，可以存储一个二进制位的状态。
组合逻辑门通过将触发器的输出连接起来，并根据输入信号的条件决定是否改变触发器的状态。
通过这种方式，时序电路可以实现复杂的逻辑功能。
为了描述时序电路的逻辑功能，我们可以使用状态图、状态表和状态方程等方式。
状态图（State Diagram）是时序电路的一种图形表示方法。
它通过节点和有向边来表示电路的不同状态和状态之间的转换关系。
每个节点表示一个电路的状态，每条边表示一种条件下的状态转换。
状态图可以直观地描述时序电路的逻辑功能。
状态表（State Table）是时序电路的一种表格表示方法。
它列出了电路的每个状态和每个状态下的输出。
状态表通常包括当前状态、下一个状态和输出信号等列。
状态表可以清晰地描述电路的逻辑功能，并方便进行状态迁移和输出信号的计算。
状态方程（State Equation）是时序电路的一种数学描述方法。
它通过逻辑代数或布尔代数的形式表示电路的当前状态、输入信号和输出信号之间的关系。
状态方程可以使用逻辑门的真值表或卡诺图来推导得到。
在描述时序电路的逻辑功能时，我们通常需要确定以下几个方面的内容：1.电路的输入信号：输入信号是时序电路的触发条件，决定触发器状态的改变。
输入信号可以是外部输入，如开关和按钮，也可以是其他逻辑电路的输出。
2.电路的内部状态：内部状态是触发器的状态，它存储了电路的前一时刻的信息。
内部状态可以是一个或多个触发器的组合。
3.电路的输出信号：输出信号是根据当前输入信号和内部状态计算得到的结果。
输出信号可以是一个或多个逻辑电平。
4.电路的逻辑功能：逻辑功能是指输入信号和输出信号之间的关系，在不同的状态和条件下，输出信号如何发生改变。
时序逻辑电路的功能
时序逻辑电路的功能时序逻辑电路是数字电子电路中一种重要的电路类型，它的功能主要用于处理和控制时序信号。
时序信号是指按照一定的时间顺序变化的信号，如时钟信号、计数信号等。
时序逻辑电路能够对这些时序信号进行处理和控制，实现各种复杂的功能。
时序逻辑电路主要由触发器、计数器、移位寄存器等组成，通过这些元件的组合和连接，可以实现各种不同的功能需求。
下面将介绍几种常见的时序逻辑电路及其功能。
1. 时钟发生器时钟发生器是时序逻辑电路中最基本的电路之一。
它的功能是产生稳定的时钟信号，用于同步整个数字系统中的各个部件。
时钟信号的频率和占空比可以通过时钟发生器进行调节，以满足不同的应用需求。
2. 触发器触发器是一种存储器件，它的功能是在时钟信号的作用下，根据输入信号的变化产生相应的输出信号。
触发器有多种类型，如D触发器、JK触发器、T触发器等。
它们可以用于存储和传输数据，实现数据的暂存和延迟等功能。
3. 计数器计数器是一种能够对输入的时序信号进行计数操作的电路。
它的功能是将输入的时序信号进行计数，并输出相应的计数值。
计数器可以实现简单的计数功能，也可以根据特定的计数模式，实现复杂的计数功能，如循环计数、递减计数等。
4. 移位寄存器移位寄存器是一种具有移位功能的存储器件。
它的功能是将输入信号按照一定的规律进行移位操作，并输出相应的移位结果。
移位寄存器可以实现数据的串行输入和串行输出，还可以实现数据的并行输入和并行输出，广泛应用于数据通信和数字信号处理等领域。
5. 状态机状态机是一种能够根据输入信号的变化，自动改变状态和执行相应操作的电路。
它的功能是根据特定的状态转移规则，实现复杂的控制逻辑。
状态机可以分为Moore型和Mealy型，它们在输出信号的计算方式上有所不同，但都能实现复杂的状态和控制逻辑。
时序逻辑电路的功能多种多样，它们在数字系统中起到了至关重要的作用。
无论是计算机、通信设备还是数字家电，都离不开时序逻辑电路的支持。
构成时序逻辑电路的基本器件
构成时序逻辑电路的基本器件时序逻辑电路是指根据输入信号的不同时刻，产生不同输出信号的电路。
它是数字电路的重要组成部分，广泛应用于计算机、通信设备、控制系统等领域。
构成时序逻辑电路的基本器件包括时钟信号发生器、触发器、计数器和时序逻辑门电路。
时钟信号发生器是时序逻辑电路的基础，它产生稳定的方波信号作为时序逻辑电路的时间基准。
时钟信号的频率和占空比决定了时序逻辑电路的工作速度和稳定性。
常见的时钟信号发生器有晶体振荡器和RC多谐振荡器。
晶体振荡器通过利用晶体的固有振荡特性产生稳定的方波信号，而RC多谐振荡器则利用电容和电阻的组合产生方波信号。
触发器是时序逻辑电路的核心，用于存储和传输数据。
触发器有多种类型，如RS触发器、D触发器、JK触发器和T触发器等。
触发器的输入端和输出端都有稳定的工作状态，可以根据时钟信号的变化来进行数据存储和传输。
触发器可以实现存储器件的功能，用于存储和处理数据。
计数器是一种特殊的触发器，用于实现计数功能。
它可以根据时钟信号的变化进行计数，并根据设定的计数范围循环计数或停止计数。
计数器通常由多个触发器级联构成，每个触发器代表一个计数位。
常见的计数器有二进制计数器和BCD计数器，用于不同进制的计数。
时序逻辑门电路是由与门、或门、非门和时序逻辑门组成的电路。
与门和或门根据输入信号的逻辑关系产生输出信号，非门将输入信号取反。
时序逻辑门根据时钟信号的变化来控制输出信号的产生。
时序逻辑门电路可以实现各种复杂的逻辑功能，如时序比较、状态转换和数据处理等。
时序逻辑电路的设计需要考虑时序关系、稳定性和可靠性等因素。
合理选择和组合基本器件，能够满足设计要求，并提高电路的性能和可靠性。
此外，还需要注意时序逻辑电路的时钟频率和输入信号的传输延迟，以确保电路的正常工作。
总结起来，构成时序逻辑电路的基本器件包括时钟信号发生器、触发器、计数器和时序逻辑门电路。
它们共同实现了时序逻辑电路的功能，广泛应用于数字电路领域。
74ls161
数字电子
19
7.1.3
集成计数器
1.集成计数器 集成计数器74161 、 74LS193 、 74LS290 集成计数器 (1)74161的功能 的功能 74161是4位二进制同步加计数器。 位二进制同步加计数器。 是 位二进制同步加计数器 RD ：异步清零端 LD：预置数控制端 ： A、B、C、D： A、B、C、D：预置数据输入端 EP、ET：计数使能端 、 ： CP：时钟输入端 ： RCO：进位输出端 ： QA、QB、QC、QD ：计数输出端
数字电子 23
74LS193的功能表 的功能表
清零 预制 时钟 预制数据输入 LD CPUCPD A B C D RD H L L L X L H H H X X X X H X X X X D 输出 QA QB QCQD L L L L A B C D 加 计 数 减 计 数
A B C X X X X
数字电子
22
异步清零功能： 异步清零功能： 清零信号 RD＝1时， 时 计数器的输出将被直 接置零； 接置零； 异步预置数功能： 异步预置数功能： RD＝ 0，LD＝0时，立 ， ＝ 时 即把预置数据输人端A、 即把预置数据输人端 、 B、C、D的状态置人计 、 、 的状态置人计 数器的Q 数器的 A、QB、QC、 QD端。
图7.1.9
(FIASH)
数字电子
17
（5）画出完整的状态图，检查设计的计 ）画出完整的状态图， 数器能否自起动。 数器能否自起动。
n n n n n Q3 +1 = D3 = Q3 Q0 + Q n Q1 Q 0 2
Q
Q
n +1 2 n 2
= D2 = Q Q + Q Q
第7章 常用时序逻辑功能器件
5
第七章 常用时序逻辑功能器件
*** 中规模集成计数器
学习应注意以下几点： （1）编码 自然二进制/8421十进制 （2）模数 5进制、10进制、16进制 （3）加、减、可逆 （4）清0、置数端 同步还是异步
6
第七章 常用时序逻辑功能器件
74x161(74LS161 ,74HCT161)： 4位二进制同步加法计数器 74x160： 8421十进制加法计数器（实验五） 74x290：异步二—五—十进制计数器 74x390：异步二—十进制计数器 主要任务： 读功能表掌握计数器使用方法 学会使用集成计数器构成任意进制计数器的方法
RCO ET Q D Q C Q B Q A
10
第七章 常用时序逻辑功能器件
74x161计数状态
1
CR D D D D 1 CET 0 1 2 3 TC 1 CEP 74x161 CP ＞ Q Q Q Q PE 0 1 2 3
1
Ｍ＝１６
11
第七章 常用时序逻辑功能器件
1）异步清零。CR=0 时， 计数器输出直 接清零 Q3Q2Q1Q0 = 0000.无需CP 2）同步并行预置制数。
31
第七章 常用时序逻辑功能器件
基本寄存器 按照功能
Q0
FF0
Q1
FF1
移位寄存器 并行
串行
按照存、取 数据方式
D0
D1
应用： 存储代码、串/并行转换、数值计算、缓冲区
32
第七章 常用时序逻辑功能器件
一、 集成中规模双向移位寄存器74x194 P284 DSR：右移串行输入端 Q0 Q1 Q2 Q3 CP S1 S0 DSL：左移串行输入端 VCC DI3,2,1,0 ：并行输入端 Q3~ Q0：数据输出端 74x194 CP：时钟脉冲输入端 D GND 上升沿触发 CR DSRDI0DI1 DI2 DI3 SL CR CR ：清零端， =0时清零
数字电路-复习大纲(四川大学)
包含2n个方格：2、4、8
包围的方格为矩形块
包围圈越大越好，越少越好
方格可以被重复包围，但每个包围圈内必需有新的方格
所有的1都要被包围住
充分考虑随意项
3.合并后的最小项之和即为最简与或表达式。 P37 习题1.2.2 1.4.2 1.6.1
2021/P8/1644 习题2.1.4 2.2.3 2.2.4
2一021位/8/1的4 权数（位权）是 Ri 。
3
②数制间的转换
二进制与十六进制数、八进制数之间的转换
24=16，四位二进制数对应一位十六进制数。 23=8， 三位二进制数对应一位八进制数。 举例：
3AF.2H = 0011 1010 1111.0010 = 1110101111.001B 3 A F2
2021/8/14
15
LA B A B A B
A
=1
L
B
用与非门实现
A& B
A& B
≥1
L
L A B A B A B A B A B • A B
2021/8/14
A& B
A& B
&
L
16
无反变量输入
LABA B A B A B A A B B
A A B B A B
1.变量值只有0和1，且只表示两种对立的逻辑状态，不表示 数量的大小。
2.表达方式：真值表--将输入变量的各种可能取值和相应函数
值排列在一起而组成的表格。
逻辑符号--规定的图形符号。
逻辑函数表达式--L=f（A、B…）
语句表、梯形图等。
2021/8/14
9
3.逻辑变量有原变量和反变量两类，普通代数中没有反变量。
常用时序逻辑功能器件
2. 二进制同步计数器
同步二进制加法计数器 同步二进制减法计数器 同步二进制可逆计数器
7.1.2 非二进制计数器
同步十进制计数器
7.1.2 非二进制计数器
同步十进制计数器
激励方程：
J0=K0=1，J1 ? Q3nQ0n ， K1=Q0n，J2=K2=Q1nQ0n， J3=Q2nQ1nQ0n，K3=Q0n
2. 二进制同步计数器
功能表
同步4位二进制加法计数器 状状态态转图移方程：
Q0n?1 ? (Q0n )CP ? Q1n?1 ? (Q0 n Q1n ? Q0 nQ1n )CP ?
Q2n?1 ? (Q0 nQ1n Q2n ? Q0nQ1nQ2 n )CP ? Q3 n?1 ? (Q0 nQ1nQ2 n Q3 n ? Q0 n Q1n Q2 n Q3n )CP ?
作业： 7 。1 。10 7 。1 。13 7 。1 。14 7 。1 。17 7 。1 。18
7.2 寄存器和移位寄存器
7.2.1 寄存器 作用：存储代码或数据的逻辑部件。 组成：n 位寄存器用n 个触发器组成。
时钟脉冲CP ：存数指令或存数命令。
上升沿，触发器存入各自数据输入端 D 的数据；
低电平、高电平、下降沿，各触发器保持各自的数据不变。
第七章 常用时序 逻辑功能器件
引言 计数器：统计时钟脉冲的个数数器
计数脉冲触发方式
同步计数器 异步计数器
计数制方式
二进制计数器 非二进制计数器
计数过程中数 值的增减分类
加法计数器 减法计数器 可逆计数器
7.1.1 二进制计数器
1. 二进制异步计数器
1 ）二进制异步加计数器 时序图
数电_常用的时序逻辑功能器件
寄存器 存放二进制数，传输二进制信息 ，即代 码的寄存、移位、传输。 统计时钟脉冲的个数（数数、计数），分 频、定时、产生节拍脉冲。
计数器
7.1 计数器
7.1.1 二进制计数器
7.1.2 非二进制计数器 7.1.3 集成计数器
7.2 寄存器和移位寄存器
7.2.1 寄存器
f Q0
f Q1
f Q2
1 f CP 2
1 f CP 4
1 f CP 8
Q1
Q2
3tpd
8
图 7.1.3
说明:
计数脉冲的最小周期 Tmin= ntpd。 计数器也可作为分频器。
异步计数器工作速度慢。
2. 二进制同步计数器(分析)
为了提高计数速度，我们将CP脉冲同时接到全部 FF，使FF的状态变换与CP脉冲同步。这种方式的计 数器称为同步计数器。
00
01
11
10
D0
00 01 11 10
00
01
11
10
D0 Q0
0 0 x 0
1 1 x 0
0 0 x x
1 1 x x
1 1 x 1
0 0 x 0
0 0 x x
1 1 x x
(3)画出逻辑电路图
D3 Q3Q0 Q2Q1Q0 D2 Q2Q1 Q2Q0 Q2Q1Q0
D1 Q1Q0 Q3Q1Q0
n 1 n Q2 Q2
1. 二进制异步加计数器
•状态转换表
n Q2
n 1 n Q0 Q0
(CP由01时，此式有效) (Q0由10时，此式有效) (Q1由10时，此式有效)
Q1n1 Q1n
时序图
第6章时序逻辑电路内容提要时序逻辑电路的特性是具有记忆功能，即电路在某一时刻的输出不仅仅取决于这一时刻当前的输入，而且还与电路历史状态有关。
时序逻辑电路在结构上由组合电路和存储电路两部分组成，而且存储电路至少有一个输出作为组合逻辑电路的输入，组合电路的输出至少有一个作为存储电路的输入。
本章主要介绍时序逻辑电路的组成原理、时序逻辑电路的分析和设计方法及常用时序逻辑功能器件等。
时序逻辑电路的分析就是根据给定的时序逻辑电路的结构，找出该时序逻辑电路在输入信号及时钟作用下，存储电路状态的变化规律以及电路的输出值，从而了解该时序逻辑电路所完成的逻辑功能。
描述时序逻辑电路的逻辑功能一般采用存储电路的状态转移方程和电路输出函数表达式；或者采用状态转移表、状态转移图；或者用时序图（工作波形）来描述。
本章重点分析了移位寄存器、同步计数器和异步计数器，介绍了VHDL描述时序逻辑电路的方法。
时序逻辑电路的设计就是根据逻辑命题的要求，设计出实现该命题功能要求的时序电路，并力求最简。
本章重点介绍了采用小规模器件设计同步计数器、异步计数器的方法，介绍了采用中规模功能器件设计任意模值计数器的方法以及序列信号发生器的方法。
并介绍了同步时序逻辑电路设计的一般步骤。
教学基本要求（1）掌握时序逻辑电路的基本分析方法。
（2）掌握同步时序逻辑电路（同步计数器）的设计方法。
（3）掌握常用时序功能部件（集成计数器、移位寄存器）的逻辑功能及应用。
（4）理解异步计数器的设计方法。
（5）理解VHDL描述方法。
（6）了解同步时序逻辑电路设计的一般步骤。
重点与难点本章重点：（1）时序逻辑电路的分析，正确画出时序图（工作波形）。
（2）同步计数器的设计。
本章难点：（1）异步时序逻辑电路的分析与设计。
（2）同步时序逻辑电路设计的一般步骤（原始状态流图建立、状态合并、状态编码等）。
主要教学内容6.1 时序逻辑电路的分析6.2 常用时序逻辑功能器件6.2.1 常用集成计数器6.2.2 常用集成寄存器和移位寄存器6.3 时序逻辑电路设计6.3.1 同步时序逻辑电路设计的一般步骤6.3.2 同步计数器的设计6.3.3 异步计数器的设计6.3.4 序列信号发生器6.4 采用中规模时序功能器设计时序逻辑电路6.4.1 采用中规模计数器实现任意模值计数（分频）器6.4.2 采用中规模集成移位寄存器6.5 VHDL描述时序逻辑电路6.1 时序逻辑电路的分析分析由小规模逻辑器件构成的时序逻辑电路一般步骤为：（1）根据给定的时序电路图，写出下列各逻辑表达式：①各触发器的时钟信号CP的逻辑表达式。
常用时序逻辑功能器件
12345678
CP
LD
CR CP D0 D1 D2 D3 CTP GND
CR D0 D1 D2 D3
(a) 引脚排列图
(b) 逻辑功能示意图
①CR=0时异步清零。 ②CR=1、LD=0时同步置数。
③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行 同步二进制计数。
④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。
D0 Q0 Q0
D1 Q1 Q1
D2 Q2 Q2
三位二进制异步加法计数器
000——001——010
111
011
110——101——100
1. 二进制异步计数器 1）二进制异步加计数器
2）二进制异步减计数器
CP
计数脉 冲
D0 Q0 Q0
D1 Q1 Q1
D2 Q2 Q2
三位二进制异步减法计数器
111——110——101
CP0
CT/ LD CR
CT/LD Q2 D2 D0 Q0 CP1 GND
D0 D1 D2 D3
(a) 引脚排列图
(b) 逻辑功能示意图
①CR=0时异步清零。 ②CR=1、CT/LD=0时异步置数。
③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在 CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加 法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数 器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1 位二进制即二进制计数器。
选用3个CP下降沿触发的JK触发器， 分别用FF0、FF1、FF2表示。
输出方程： B Q2nQ1nQ0n
CP
第3章第4节 常用时序逻辑电路模块(1)
Q7
2011/11/9 Qinwenhu
3
2.移位寄存器（Shift Register）
定义：
所存放的数据能移动位置的寄存器
分析下图
Q3
Q2
Q1
Q0
X
1D
C1 CP
2011/11/9 Qinwenhu
1D C1
1D
1D
C1
Q
C1
Q
4
上图状态方程：
Q0n+1= Q1n ; Q1n+1= Q2n Q2n+1= Q3n; Q3n+1=Xn
Q1 Q2 Q3 Q4 0000
1000 0001
1100
0011
1110
0111
1111
23
问题：如何构成5分频器？
画出逻辑图、波形图、状态图
2011/11/9 Qinwenhu
24
（4）构成顺序存取存储器
& 1 B00 B01 01 …
D0
数
& 1
据 输
D1
入
& 1
D2 读出
写入2011/11/9 Qinwenhu
0001
0010
1111
1110
1101
1100
1011
2011/11/9 Qinwenhu
1010
Q3 Q2 Q1 Q0
0011
0100
1001
0101
0110
0111 1000
41
反馈置数实现模6图
Q0 Q1 Q2 Q3 Co
EN
LD
CI CP
CR
D0 D1 D2 D3
时序逻辑电路的结构
时序逻辑电路的结构时序逻辑电路是一种数字电路，其输出不仅取决于当前的输入，还与之前的输入序列有关。
这种电路主要由组合逻辑电路和存储元件组成，存储元件用来存储状态信息。
下面将从五个方面详细介绍时序逻辑电路的结构。
1.输入和输出信号时序逻辑电路具有一组输入信号和一组输出信号。
输入信号用于改变电路的状态，而输出信号则表示电路的当前状态。
与组合逻辑电路不同的是，时序逻辑电路的输出信号不仅与当前的输入信号有关，还与其内部存储的状态信息有关。
2.存储元件存储元件是时序逻辑电路的核心部分，用于存储状态信息。
常见的存储元件包括触发器和寄存器等。
触发器在特定的时钟脉冲边缘触发下，根据输入信号的变化更新内部状态；寄存器则能够保存一个二进制数位的序列，常用于实现计数器、移位器等功能。
3.逻辑门逻辑门是实现逻辑运算的电路元件，用于处理输入信号并产生输出信号。
在时序逻辑电路中，逻辑门通常与存储元件配合使用，以实现特定的功能。
常见的逻辑门有与门、或门、非门等，这些门电路能够实现基本的逻辑运算。
4.时钟信号时钟信号是时序逻辑电路中控制电路运行的关键信号。
时钟信号通常是一个周期性的脉冲信号，用于控制触发器的触发时刻和状态更新。
在同步时序逻辑电路中，所有存储元件都在同一时钟信号的控制下进行状态更新。
5.反馈信号反馈信号是指从时序逻辑电路的输出端返回的信号，用于影响电路的下一个状态。
反馈信号通常由存储元件的输出提供，并作为输入信号的一部分影响下一个状态的计算。
通过适当的反馈设计，可以实现各种复杂的时序逻辑功能，如计数器、移位器等。
时序逻辑电路是一种重要的数字电路类型，其结构包含输入和输出信号、存储元件、逻辑门、时钟信号和反馈信号等方面。
通过这些组成部分的协同工作，时序逻辑电路能够实现各种复杂的逻辑功能，并在数字系统中得到广泛应用。
了解时序逻辑电路的结构和工作原理对于设计、分析和应用数字系统具有重要意义。
时序逻辑
1.四位异步二进制计数器
异步计数器翻转时间：
从时钟有效沿开始到该级触发器翻转结束，有一个翻转时间tp。 n级触发器组成的异步计数器则有ntp
异步计数器分析方法：
异步计数器的分析方法基本上与同步计数器相同，但是要把时钟信号作 为输入信号来处理。为此要注意三点： ⑴将时钟信号引入触发器的状态方程 若是JK触发器，状态方程修改为
3.1.1 锁存器的基本特性
时序逻辑电路在结构上一定包含锁存器或触发器，锁存器具有两个稳 定的物理状态，能记忆1位二进制数。 （１）有两个互补的输出端Q和Q（互锁的）。 （２）有两个稳定状态。 “１”状态：（Q=1 ，Q=0） “ 0 ”状态 （Q=0 ，Q=1） （３）在输入信号的作用下，锁存器可以从一个稳定状态转换到另一个稳 定状态。 X表示输入信号的集 合，则有 Qn+1=f(Qn,X) 此函数表达式叫触发器 的特征方程，也叫次态 方程，状态方程。
第三章：时序逻辑
锁存器 触发器 寄存器和移位寄存器 计数器 定时脉冲产生器 同步时序逻辑分析 同步时序逻辑设计
时序逻辑电路的特点
包含锁存器或触发器
它的输出往往反馈到输入端，与输入变量一起
决定电路的输出状态。 任意时刻输出不仅取决于该时刻输入变量的状 态，而且还与原来的状态有关，即历史状态相关性 时序逻辑电路具有记忆功能
同步计数器的设计
同步计数器的设计方法：
• 根据电路的逻辑功能作出状态图，由状态图列出状态 转换表。 由状态转换表并根据触发器特性方程写出激励方程和 输出方程。 画出电路图。
•
•
[例]：由D触发器设计按循环码规律工作的六进
制同步计数器，其编码为：
根据电路的逻辑功能作出状态图
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（1）清零。CR=0，异步清零。即有：
n n n n Q3 Q2 Q1 Q0 0000
（2）送数。CR=1时，CP上升沿送数。即有：
Q Q Q Q
n 1 3
n 1 n 1 2 1
n 1 0
D3 D2 D1D0
（3）保持。在CR=1、CP上升沿以外时间。
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Chapt7 常用时序逻辑功能器件
7.2 寄存器
在数字电路中，用来存放二进制数据或代码 的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的。 一个触发器可以存储1位二进制代码，存放n位二进 制代码的寄存器，需用n个触发器来构成。 按照功能的不同，可将寄存器分为基本寄存器和移位 寄存器两大类。基本寄存器只能并行送入数据，需要 时也只能并行输出。移位寄存器中的数据可以在移位 脉冲作用下依次逐位右移或左移，数据既可以并行输 入、并行输出，也可以串行输入、串行输出，还可以 并行输入、串行输出，串行输入、并行输出，十分灵 活，用途也很广。
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4位右移 移位寄存器
Q0 FF0 Di 右移 输入 1D D0 C1 Q0 Q0
二、 移位寄存器
1、单向移位寄存器
Q1 FF1 1D D1 C1 Q1 Q1 FF2 1D D2 C1 Q2 Q2 Q2 FF3 1D D3 C1 Q3 Q3 右移 输出
并行输出
Q3
CP 移位时钟脉冲
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4位左移 移位寄存器
左移输出 D0 CP 移位时钟脉冲 FF0 1D C1
并行输出
Q0 FF1 Q0 Q0 D1 1D C1 Q1 Q1 D2 Q1 FF2 1D C1 Q2 Q2 D3 Q2 FF3 1D C1 Q3 Q3 Q3 Di 左移输入
4位双向 Q移位寄存器 0
时钟方程： CP 0 CP 1 CP 2 CP 3 CP
n n n D D 、 D Q 、 D Q 、 D Q 驱动方程： 0 i 1 0 2 1 3 2
n 1 n n 1 n 1 n 状态方程： Q0 Di、Q1n 1 Q0 、Q2 Q1n、Q3 Q2
&
Q1
Q2
Q3
M DSR
1 & ≥1 FF0 D0 1D C1 Q0 Q0 D1 1D C1 & ≥1 FF1 Q1 Q1 D2 1D C1 ≥1 FF2 Q2 Q2 D3 1D C1 & ≥1 FF3 Q3 Q3 DSL
CP
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Chapt7 常用时序逻辑功能器件
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一、寄存器
1、单拍工作方式基本寄存器
Q0 Q0 FF0 1D C1 CP D0
Q1 Q1 FF1 1D C1 D1
Q2 Q2 FF2 1D C1 D2
Q3 Q3 FF3 1D C1 D3
Q Q Q Q
n1 3
n1 2
n1 1
QA QB QC QD
G1 &
由74LS194 构成的能自 启动的4位 环形计数器
课后习题
1 RD CP D SR A 74LS194 B C D
& S1 S0 1 G2 D SL
启动 信号
0 1 1 1 (a) 逻辑电路图
CP Q0
时 序 图
Q1 Q2 Q3 (b) 时序图
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Q0 FF0 Di 右移 输入 1D D0 C1 Q0 Q0 FF1 1D D1 C1 Q1 Q1
Q1 FF2 1D D2 C1 Q2 Q2
Q2 FF3 1D D3 C1 Q3 Q3
Q3
右移 输出
CP 移位时钟脉冲
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3、集成双向移位寄存器74LS194
V CC QA QB QC QD CP S1 S0
CR S1 S0 CP
0 1
2
QA QB QC QD
工作状态 异步清零
S1 S0 DSL
16 15 14 13 12 11 10 9 74LS194 3 4
× 0 0
× 0 1 0 1
7
RD ×
1
5
6
8
× DSR ↑ ↑ ×
A
CP
保 右
B 左
74LS194
持 移
D
1
RD DSR A
1 1
B C
1 1
D DSL GND
C
移
(a) 引脚排列图
(b) 逻辑功能示意图
并行输入
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n1 0
D3 D2 D1D0
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2、双拍工作方式基本寄存器
Q0 Q0 FF0 CP CR 1D C1 D0 RD Q1 Q1 FF1 1D C1 D1 RD Q2 Q2 FF2 1D C1 D2 RD Q3 Q3 FF3 1D C1 D3 RD