应用于三维封装中的硅通孔技术

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收稿日期：2012-03-26

应用于三维封装中的硅通孔技术

邓小军1，曹正州2

（1.无锡创立达科技有限公司，江苏 无锡 214142；2.中国电子科技集团公司第58研究所，江苏 无锡 214035）

摘　要：随着集成电路日新月异的发展，当半导体器件工艺进展到纳米级别后，传统的二维领域封装已渐渐不能满足电路高性能、低功耗与高可靠性的要求。为解决这一问题，三维封装成为了未来封装发展的主流。文章简要介绍了三维封装的工艺流程，并重点介绍了硅通孔技术的现阶段在CSP 领域的应用，以及其未来的发展方向。关键词：三维封装；硅通孔；CSP

中图分类号：TN305.94 文献标识码：A 文章编号：1681-1070（2012）09-0018-06

The Through Silicon Via Technology Using in 3D Packaging

DENG Xiao-jun 1, CAO Zheng-zhou 2

（1. Wuxi TreasureStar Technology Co ., LTD ., Wuxi 214142, China ; 2. China Electronics Technology

Group Corporation No .58 Research Institute , Wuxi 214035, China ）

Abstract: With the development of now day integrated circuit, the traditional 2D packaging can not satisfy the requirement of high function, low power and high reliability when the semiconductor device develops into nano level. To solve the problem, 3D packaging becomes the mainstream of future package. In this paper, authors introduce the process flow of 3D package and emphasize the through silicon via （TSV ）technology using in CSP area and the further development’s direction. Key words: 3D packaging; TSV; CSP

1 引言

在过去的三十年间，半导体技术已经在二维领域得到了广泛的应用。一个关键原因就是金属氧化物半导体（MOS ）器件数量的快速增长趋势是可以根据摩尔定律预测的[1] 。但是近年来实际的器件增长趋势已经和理想模型的预测有所差别了。因为随着芯片功能的增强，芯片内集成的晶体管数目越来越多，体积也越来越大，功耗也越来越高，kT /q 比无法继续在现有技术层面缩小，因此在不提高泄漏上限的基础上降低MOS 器件的阈值电压就变得十分困难。而阈值电压无法降低，降低功耗和提高器件

的性能这两种要求就会产生冲突。尤其是在高集成

度条件下，单个芯片内各个系统的互连引线过长和过多，其阻容延迟和寄生电容会使器件工作速度降低。另外，其所引发的信号传输延迟、信号带宽不足和控制时序的不一致性，会制约当前通信技术和大型计算机技术的发展。还有，互连引线过长引起的噪声问题也不容忽视，而各种噪声均与信号在互连引线中的传输距离密切相关。要满足上述性能要求，必须突破当前二维器件技术水平的制约。

大规模集成电路的结构是其中一种解决方案。随着电路集成度越来越高，信号的延迟主要取决于引线长度和引脚电容。三维大规模集成电路是一种能提升性能同时不需要增加功耗的解决途径。带来

第12卷第9期

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这种优势的关键在于三维大规模集成电路是在叠层芯片中实现信息传递和供应电能。

有很多种方式能实现芯片间的互连，传统的三维器件互连技术，采用引线键合或者倒装芯片技术将硅圆片或裸片集成在一起[2~17]。引线键合是利用多晶硅或者金属引线实现芯片到衬底或引线框架之间的互连。倒装芯片是利用共晶焊料、导电聚合物和微焊球（金属凸点）实现芯片互连。这两种技术的缺点是不易进行更多裸片和异构芯片的集成。

近年来发展迅速的硅通孔技术的互连，是在硅圆片或裸片上适当的位置采用垂直通孔，进行圆片或裸片之间的连接。此外，开发中的三维芯片间的互连技术还有通过薄膜导线进行超薄芯片之间的互连以及采用电磁耦合方式和硅光电方式进行芯片之间的互连。其中，电磁耦合方式可靠性高，而硅光电方式高频性能好。但是，这两种技术目前都尚处于理论阶段。

在三维器件技术中，进展比较快也最热门的是硅通孔连接技术。硅通孔技术是将两层和更多层器件裸片或者整个硅圆片先采用激光或者刻蚀工艺形成许多微小的垂直通孔，然后进行孔内的金属化或者填充铜、钨等金属，通过许多垂直贯通的电极，将多层器件裸片或者整个硅圆片键合在一起的技术。其裸片的互连距离短，这样不仅可提高器件集成度，而且可减少互连延时，提高器件运行速度和降低功耗。

三维立体叠层封装技术为电子元器件的进一步功能集成化和尺寸微型化提供了新的可行性。对于高密度和高性能的微电子元件来说，三维系统级封装可以作为一种优越的封装形式来考虑。其主要工艺包括：使用反应离子刻蚀（RIE ）制作微米级直径的通孔，使用热氧化工艺制作SiO 2 绝缘层，通过离子金属等离子化（IMP ）铊和铜作为种层，电渡工艺将通孔内填充铜，为芯片叠层制作铜/锌凸点，最后完成芯片到PCB 板的贴装。这样一个典型的叠装芯片的三维SiP 即可以被制作出来。

为了更好地实现芯片间的叠层，可靠的硅片间刻蚀通孔（TSV ）和连接必须成为工艺过程中被重点关注的地方。

图1分析了TSV 技术的发展路线。如图中所示，有两种途径实现TSV 的连接。一种是用于目前三维大规模集成电路结构的硅通孔，即通孔形成在外围的键合指上（图中上半部分）。尽管通过这种方式

性能可以得到一定的提升，这种技术的主要优势还是在于无需重新制作大规模集成芯片的布线层来改善成型因素，相对简易。另一种是应用于先进三维封装（图中下半部分）。为了提升三维大规模集成电路的性能，堆叠的芯片需要直接通过硅通孔和微凸点进行相互连接。因此，为了避免带来芯片区域的失效影响，通常其节距限制在小于5μm 内。除制造技术以外，其他环节，例如三维计算机辅助设计（3D －CAD ）、测试、散热、可靠性、供应链等方面的问题都有待解决。

图1 三维大规模集成电路TSV 技术发展路径

2 目前使用TSV 的三维大规模集成电路

2.1 应用于图像传感器的CSP 技术

在技术的发展阶段中，一个关键的目标是技术适应于产品的应用。一个理想的图像传感器的封装设计，插脚引线应当最好位于传感器阵列的背面。图2是一种用于图像传感器的新型芯片尺寸级封装的

示意图。

图2 用于传感器领域的新型芯片尺寸级封装示意图

它并没有真正通过堆叠芯片来实现三维大规模

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