关于SDRAM阻抗匹配
DDR2-SDRAM 的关键指导手册
DIMM ：双列直插式存储模块（dual In-line memory module）DDR 地址、片选及其他控制线：单端阻抗50欧。
应走成菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短。
图1 菊花链拓扑和fly-byDDR 数据线，ddrdqs，ddrdm 线：单端阻抗50欧，最好在同一层布线。
数据线与时钟线的线长差控制在50mil 内。
其中要特别注意DQS的走线，要满足3W规则。
PCB布线顺序：数据线-> 地址线-> 控制线-> 时钟。
其中数据线包括DQ/DQS/DM，它们都是在时钟的双沿发生操作。
当有两片DDR PHY时，电源输入不提倡使用链接方式，即从一个PHY输入，然后从该PHY引出直接接入下一个PHY，这样容易造成下一个PHY引入前面PHY所产生的噪声，并且如加入隔离电感的话，致使下一个PHY的电压降过低，影响其正常工作。
合适方法是：在电源走线的开头分成两路，类似并联的方法，两路走线长度相似，加入相同的退耦电路。
DDR各信号线的上拉电压（Vtt）也采用供电电压的布局和走线，还有就是Vtt采用独立的电压变换器，而不是从供电电源电阻分压得来。
在信号过孔附近缺少返回路径的情况下，则此信号过孔会大大增高其阻抗。
可以在过孔周围增加四个地过孔，减少时延降低串扰的一个规则是，并行走线的间距大于走线到地平面的距离的两倍。
在DDR的设计上有三类电源，它们是VDD、VTT和Vref。
VDD的容差要求是5% 。
Vref要求更加严格的容差性，但是它承载着比较小的电流。
显然，它只需要很窄的走线，且通过一两个去耦电容就可以达到目标阻抗的要求。
由于Vref相当重要，所以去耦电容的摆放尽量靠近器件的管脚。
将Vref的去耦电容靠近Vref管脚摆放；Vtt的去耦电容摆放在最远的一个SDRAM外端；VDD 的去耦电容需要靠近器件摆放BGA拉线注意整齐美观，DDR信号分组走，同组走同层，过孔数及过孔位置保持一致。
SDRAM 等长布线总结
SDRAM 等长布线总结(注：以下内容来自网络，正确与否请自行判断)等长布线总结等长线是为了减少信号相对延时，常用在高速存储器的地址和数据线上，简单来说：等长线的作用，就是让信号传输的速度一致。
I2C总线无需画等长线，虽然i2C信号与内存一样都是有相对时序要求，但由于信号频率较低，此时由导线长度引起的延时不足以影响正常时序，所以无需等长。
当然如果等长也没什么不好的。
差分线与一样，高速信号要注意等长，比如USB，低速信号无需特别注意线长度，比如485。
差分线在布线时要2根线要尽可能保持等距。
高速信号有效的建立保持窗口比较小，要让数据和控制信号都落在有效窗口内，数据、时钟或数据之间、控制信号之间的走线长度差异就很小。
具体允许的偏差可以通过计算时延来得到。
其实一般来说，时序逻辑信号要满足建立时间和保持时间并有一定的余量。
只要满足这个条件，信号是可以不严格等长的。
然而，实际情况是，对于高速信号来说(例如DDR2、DDR3、FSB)，在设计的时候是无法知道时序是否满足建立时间和保持时间要求(影响因素太多，包括芯片内部走线和容性负载造成的延时差别都要考虑，很难通过计算估算出实际值)，必须在芯片内部设置可控延时器件(通过寄存器控制延时)，然后扫描寄存器的值来尝试各种延时，并通过观察信号(直接看波形，测量建立保持时间)来确定延时的值使其满足建立时间和保持时间要求。
不过同一类信号一般只对其中一根或几根信号线来做这种观察，为了使所有信号都满足时序要求，只好规定同一类信号走线全部严格等长。
上面说的是高速并行信号。
对于高速的串行信号，如果是带时钟的，时钟和串行数据也必须满足建立保持时间要求，所以也要控制好长度。
有些高速串行信号虽然带时钟，但这个时钟不是用来锁存数据而是一个频率较低的参考时钟，那么数据和时钟以及多个通道之间的数据的skew就可以宽松很多，不用严格等长，因为接收芯片是能够正确找出每个通道的起始位并且把参考时钟经过PLL倍频和相移来锁存数据的。
sdram pcb 设计规则
sdram pcb 设计规则SDRAM PCB设计规则SDRAM（Synchronous Dynamic Random Access Memory）是一种常见的内存芯片，它在计算机系统和其他电子设备中广泛使用。
为了确保SDRAM能够稳定、高效地工作，PCB（Printed Circuit Board）的设计需要遵循一些特定的规则。
1. 电源和地线规则：SDRAM需要稳定的供电和有效的接地。
为了实现这一点，在设计过程中应遵循以下规则：- 为SDRAM芯片提供一组独立的电源和地线，以减少电源噪声。
- 在布局过程中，将电源和地线尽可能靠近SDRAM芯片，并使用足够宽度的铜层来降低电阻和电感。
2. 布局规则：好的布局是确保SDRAM性能的重要因素。
以下是一些建议的布局规则：- 将SDRAM芯片放置在离CPU和其他重要器件尽可能近的位置，以缩短信号路径。
- 尽量避免将SDRAM芯片放置在热源附近，以防止温度升高而导致性能下降。
- 在布局过程中，遵循良好的信号完整性原则，如避免过长的导线或者过多的弯曲。
3. 信号完整性规则：为了保证信号在PCB上的传输完整性，应遵循以下规则：- 确保时钟和数据线的匹配长度，以防止时序偏差。
- 使用适当的信号层和层间间距来隔离敏感的时序信号，以减少噪声干扰。
- 使用合适的阻抗匹配来提高信号传输的质量，防止反射和信号衰减。
4. 热管理规则：SDRAM在高频运行时会产生热量，因此在设计过程中需要考虑热管理问题：- 在PCB中加入散热孔或金属散热片，以增加散热表面积并提高散热效果。
- 确保周围环境的通风良好，避免过热影响SDRAM的性能。
综上所述，设计符合SDRAM的PCB需要遵循电源和地线规则，布局规则，信号完整性规则以及热管理规则。
这些规则旨在最大程度地提高SDRAM的性能、稳定性和可靠性。
在设计过程中，请确保严格遵守相关规范和标准，以确保SDRAM的最佳工作状态。
关于阻抗匹配,如何进行设置
为使产品达到EMI辐射标准，往往需要给系统增添一些复杂的滤波器、屏蔽密封材料和其他一些昂贵的元器件。
由于电磁相互作用的本质相当复杂，因而确定EMI辐射究竟是从什么地方泄漏出去的非常困难，所以降低EMI辐射常常被认为是“魔术”，因此我们常盲目地使用一些单凭经验的解决办法。
然而那些单凭经验的解决办法是根据以前的技术发展起来的，不一定适用于当今的设计实践。
不添加任何元器件往往不可能降低系统的辐射干扰，但如果仔细分析系统内部某些值得注意的信号，就可以减少需要添加的元器件，从而降低系统的制造成本。
共模电流和EMI辐射EMI辐射主要由共模电流引起。
所谓共模电流主要是指那些在意料不到的地点所出现的电流。
共模电流与附近的输入/输出电缆或其他没有很好屏蔽的导体耦合，从而引起了辐射。
共模电流常由各种不同的设计缺陷而造成。
PC线路板上的走线路径（trace）是为了让所有返回的电流通过线路板的参考平面（通常是电源平面或者地平面）中的走线路径直接返回。
然而并非所有的返回电流都能够直接经过信号走线返回。
因为试图找到电感最小的返回路径，返回的电流会蔓延到整个平面上。
大部分返回电流将经过设计的走线返回，但并非全部电流都会通过规定的走线返回，从而导致部分电流在那些从未想到的不该出现的地方出现了。
线路板的布局设计对高速信号来说常常不是最佳的。
例如高速时钟的布线路径越过线路板参考平面的断面（如电源平面中的连接不同直流电源的供电线路部分）时，返回电流一定会找到某些其他的路径流回电源。
即使在越过电源平面的裂口处放上电容器，由于电容器、必要的通孔、衬垫等的附加电感，也会使返回电流中的高频率成分不仅仅局限于信号布线的走线中。
另外一个常见的问题是当高频信号线路的布线经过信号通孔连接到线路板的不同层面时发生的。
此时返回电流一定会越过一个层面流到另外一个层面（可能通过电容耦合、附加电感、通孔等），电流返回电源的路径常常出人意料。
虽然产生共模电流的原因多种多样，并且很难预测，但是所有的共模电流都来自有意义的信号电流，这一点是100%正确的。
SDRAM走线仿真
SDRAM 信号完整性分析SDRAM在车载视觉核心板布线中是最关键的一环，需要慎重考虑其具体的布线策略。
此部分工作频率高，数据吞吐量大，且容易受到外界环境的干扰，也容易影响到其它电气设备的工作，如果数据传输因此出现错误则可能导致严重后果。
一、SDRAM走线规则设定考MICRON提供的关于SDRAM走线建议并根据实际情况对规则设定如下：1、时钟线、控制线、地址线、数据线进行分组，其中数据线和地址线由于线数较多，又分为几个小组（四位一组）；2、设定时钟线、控制线、地址线和数据线的线宽，参考MICRON提供的技术资料，都设定为7mil；3、设定各信号组组内和组间间距，组内保持至少14mil的间距（含与过孔间的间距），组间保持20mil以上的间距；4、相邻两层之间走线尽量保持垂直，减小重合面积，从而减小两线之间的串扰；5、关于去耦电容及SDRAM供电电源引脚走线均采用20mil线宽；6、去耦电容及供电电源脚过孔大小统一设定为内径10mil，外径20mil；二、SDRAM走线仿真规则设定1、驱动时钟的设定驱动时钟根据信号分组中不同信号的工作频率设定不同的驱动时钟周期以及占空比，其中占空比统一设置为50%，地址线组和数据线组的驱动时钟周期统一设定为100MHz，时钟周期也设定为100MHz；2、关于上升沿过冲的设定参考SDRAM 数据手册上关于供电电压和I/O口输入电压的最大电压值（对地4.6V）可以知道允许的最大过冲电压为1.3V，超过该电压很可能导致器件的损坏；3、关于上升沿下冲的设定该值需要参考最小输入高电平电压（2.000V）值，设定为1.3V；4、关于下降沿过冲的设定由于I/O输入最大电压是参考VSS而言，因此也设定为1.3V；5、关于下降沿下冲的设定此处参考SDRAM的IBIS模型中关于阈值电平的电压值1.5V，设定下降沿下冲的最大值为1.5V；6、关于阻抗设定由于DSP和SDRAM的端口特性阻抗皆为50ohm，因此原则上讲应当设定PCB走线的特性阻抗为50ohm，但考虑到电路板的实际情况，设定为40~60ohm；三、布线及仿真中遇见的问题1、关于阻抗匹配的问题由于PCB走线的特征阻抗与其本身的宽度、厚度以及周围的介质有关系，通常带状线和为带线的阻抗也不尽相同，按照目前的PCB层叠结构以及所选用的铜箔的厚度以及填充介质等因素，参考DSP及SDRAM输入输出端口的特征阻抗50ohm，通过软件Polar Si6000计算要使PCB走线的特征阻抗也为50ohm，这需要使线宽约为15.6mil，显然不太合适；考虑降低芯板的厚度来减小走线的宽度，要达到50ohm的特征阻抗，参考欣豐卓群科技（北京）有限公司提供的关于芯板及填充介质的常用厚度，在芯板厚度为4.7mil的情况下，为带线的特性阻抗在线宽为7mil 时能够满足要求；但考虑到电路板是安装在汽车上，汽车会有剧烈的振动，因此如果PCB 板太薄，机械强度很可能不够同时也可能因为产生较大的形变从而使电路板上元器件按损坏导致系统的崩溃，因此拟采用外加匹配电阻的方式来实现阻抗匹配，从而降低反射；2、关于匹配电阻放置位置的问题由于DSP 与SDRAM 之间存在做数据的双向传输，因此严格来说各自都是源端同时也是终端，串联电阻放置在哪段都可以。
DDRSDRAM布线规则
DDRSDRAM布线规则DDRSDRAM布线规则是指在电路板上设计和布置DDRSDRAM的电路和连线时需要遵循的一些规则和原则。
DDRSDRAM是一种双倍速率同步动态随机存储器，用于高速数据存储和访问，因此布线规则尤为重要，可以确保信号的完整性和稳定性，提高系统的性能和可靠性。
以下是DDRSDRAM布线规则的一些重要方面：1.线长匹配：DDRSDRAM的布线中，所有的时钟、地址、数据和控制信号必须尽量保持相等的线长。
由于DDRSDRAM使用双倍速率，信号频率较高，线长差异可能导致信号到达时间不一致，影响系统的稳定性。
通过保持线长相等，可以降低信号的传输延迟，减少时钟失真和时序错误。
2.地与电源平面：DDRSDRAM的布线中，要为信号线和电源线提供良好的地和电源环境。
通过使用地和电源平面，可以降低信号线上的互损耗和串扰，提高信号的信噪比和阻抗匹配。
电源平面还可以提供稳定的电源供应，减少功率噪声和波动对信号传输的影响。
3.信号隔离：DDRSDRAM的布线中，需要将不同类型的信号线进行隔离，避免互相干扰。
例如，时钟信号和数据信号应尽量分开布线，以减少互相之间的串扰。
同时，还应将高速信号线和低速信号线进行分离，避免高速信号对低速信号的影响。
4.差分信号：DDRSDRAM的部分信号采用差分传输方式，例如，地址和数据线。
在布线时，要确保差分线对称和匹配。
差分线对称性可以减少共模噪声的影响，而差分线匹配可以提高差分信号的传输效率和抗干扰能力。
5.终端电阻：DDRSDRAM的布线中，需要正确设置终端电阻来匹配信号线的特性阻抗。
终端电阻的作用是反射信号的能量，减少信号反射和回波干扰。
正确设置终端电阻可以提高信号的传输质量，减少时序错误和噪声。
6.时序调整：DDRSDRAM的布线中，需根据具体的DDRSDRAM芯片和系统要求进行时序调整。
时序调整包括延迟设置、预充电设置和时钟节拍调整等。
通过合理设置时序参数，可以确保DDRSDRAM正常工作，提高数据传输的稳定性和速度。
sdram pcb 设计规则
sdram pcb 设计规则SDRAM (Synchronous Dynamic Random Access Memory)是一种同步动态随机存取存储器，被广泛应用于计算机和其他电子设备中。
SDRAM PCB (Printed Circuit Board)设计规则是在设计SDRAM模块时需要遵循的一些准则和规范，以确保模块的性能、稳定性和可靠性。
下面是一些与SDRAM PCB设计相关的参考内容：1. PCB布局：- 确保SDRAM芯片和相关元件之间的连接尽可能短，以减少信号传输的延迟。
- 高速信号线应避免过长的走线，并尽量采用直线走线方式，以减少信号的反射和干扰。
- 将SDRAM芯片和电源引脚放置在接近功耗滤波电容的位置，以最大程度地降低功耗线的阻抗。
- 合理规划地面和电源平面，确保它们之间有足够的距离，以减少地平面与电源平面之间的串扰。
2. 信号完整性：- 为时钟信号、地址信号和控制信号提供低阻抗、低噪声的电源电压。
这可以通过增加电源滤波电容和合理布局电源和地线来实现。
- 使用阻抗匹配技术，保持信号走线的阻抗与适配SDRAM的驱动器和终端之间的要求一致。
- 通过添加补偿差分走线、增加差分走线间距、使用扇出缓冲器等措施，减少信号串扰和互相干扰。
3. 电源和地线：- 提供足够的地平面和电源平面，以减少信号回流路径的长度和电磁干扰。
- 采用较大的电源与地引脚走线，以增加电源回流的路径，减小引脚区距离，提高电源稳定性。
- 使用分区式供电和分离式地线布局，以降低供电噪声和信号引起的传导和射频辐射干扰。
4. DDR引脚布局和输形：- DDR (Double Data Rate)是SDRAM的一种改进版本，它有更高的数据传输速率和更复杂的信号分布。
在布局和输形过程中，应遵循DDR的特殊要求，如匹配长度差异、避免信号回流突变等。
5. 噪声控制：- 在PCB设计中使用分离式地线和电源布局可减少地线回流并降低供电噪声。
sdram信号线等长处理
sdram信号线等长处理SDRAM（同步动态随机存取存储器）是一种常见的内存类型，被广泛应用于计算机和其他电子设备中。
在设计电路板时，处理SDRAM信号线等长是非常重要的。
如果SDRAM信号线长度不一致，可能会导致信号传输延迟，影响系统性能。
那么，如何处理SDRAM信号线等长呢？首先，我们需要了解SDRAM信号线的作用。
SDRAM信号线用于在主板和SDRAM芯片之间传输数据和控制信号。
由于信号在传输过程中会遇到阻抗不匹配和传输延迟等问题，因此需要将SDRAM信号线等长处理，以保证信号的同步和稳定性。
在处理SDRAM信号线等长时，首先要进行信号路径规划。
即确定信号线的走向和长度，使各个信号线的长度尽量保持一致。
这样可以降低信号传输延迟，提高系统的稳定性和性能。
在进行信号路径规划时，可以使用专业的设计软件，如Cadence Allegro等，来帮助实现信号线等长处理。
另外，还可以采用控制线的方式来处理SDRAM信号线等长。
即引入控制线，通过调整控制线的长度来实现信号线的等长处理。
这种方法可以有效地控制信号线的长度差异，提高系统的稳定性和可靠性。
除了信号路径规划和控制线调整外，还可以采用差分信号线和匹配线的方式来处理SDRAM信号线等长。
差分信号线可以有效地抑制信号干扰和传输失真，提高系统的抗干扰能力。
而匹配线则可以确保信号线的长度一致，提高系统的同步性和稳定性。
总的来说，处理SDRAM信号线等长是设计电路板时需要重点考虑的问题。
通过合理的信号路径规划、控制线调整、差分信号线和匹配线等方法，可以有效地实现SDRAM信号线的等长处理，提高系统的性能和可靠性。
希望以上内容能对大家有所帮助，谢谢！。
为什么数据线上33欧姆电阻要靠近SDRAM？地址线上的靠近CPU？
串联电阻是源端匹配，要靠近源端，地址线的源是CPU，所以靠近CPU放。
数据线是双向的，到底谁是源？不好讲。
靠近SDRAM就是偏向SDRAM是源端，但是要是CPU发数据，这个匹配就不对，所以个人认为，数据线上不应该串电阻。
时钟信号很重要，始端、终端匹配电路都加上，可以不焊，看调试效果。
我认为谁的上升沿的时间更少，就该靠近谁。
虽然电阻改变斜率,但始端匹配应该放在始端,在上传输线飞行前才有匹配需求,到了另一端就没有意义了.
传输线
源端+ 电阻----------------- 终端
匹配
传输线
源端 ----------------- 电阻+ 终端
不匹配
此处电阻无意义
消振电阻，
对过冲电流有衰减作用。
配合IC输入端内部的钳位保护二极管。
与后面电路的输入电容组成积分电路。
（EMC）
另外有线路阻抗匹配作用。
起源端阻抗匹配作用
起源端阻抗匹配作用，消除信号二次反射，减缓上升延等都是副作用
这个一般是LVTTL电平的串联匹配，原因是因为驱动电路的等效上下拉阻抗达不到50欧姆，需要外面串一个电阻配成50欧姆，保证源端阻抗和传输线阻抗一致，所以这个电阻要尽量接近driver。
另外这个电阻也可以减小反射引起的二阶效应，具体值其实要看驱动器的工艺，有sprice模型应该可以仿真出来，IBIS模型也应该给出了上下拉阻抗，配成50欧姆就可以了。
一般情况下，器件的管脚的输出阻抗为10几到20几欧姆，因此加上33或36.5的串阻，基本上等于50欧姆，恰好是传输线的阻抗，利于阻抗匹配。
如果为了更精确，可以用IBIS模型来计算输出阻抗，进而进行精确的阻抗匹配。
sdram拓扑阻抗
sdram拓扑阻抗
SDRAM（同步动态随机存取存储器）的拓扑阻抗是指SDRAM芯片
和其所在电路板之间的匹配阻抗。
拓扑阻抗是为了确保信号在传输
过程中不会出现反射或损耗而进行匹配的。
在设计SDRAM接口时，
拓扑阻抗的匹配非常重要，因为它直接影响信号的稳定性和传输速度。
首先，让我们来看一下SDRAM拓扑阻抗的重要性。
SDRAM在高
速运行时需要频繁地进行读写操作，因此信号的传输速度非常关键。
如果SDRAM芯片和电路板之间的拓扑阻抗不匹配，就会导致信号的
反射和损耗，从而影响信号的稳定性和可靠性。
因此，确保SDRAM
拓扑阻抗的匹配是设计中的重要环节。
其次，让我们来看一下如何实现SDRAM拓扑阻抗的匹配。
在设
计电路板布局时，需要考虑信号线的走线方式、长度匹配、差分对
的布局等因素，以确保SDRAM芯片和电路板之间的拓扑阻抗匹配。
此外，还需要使用合适的阻抗匹配技术，如微带线、差分对等，来
确保信号的稳定传输。
另外，还需要考虑到信号传输中的其他因素，如信号的传输速
度、时序要求等。
这些因素也会影响到SDRAM拓扑阻抗的设计和匹配。
总结一下，SDRAM拓扑阻抗的匹配对于保证信号的稳定传输非常重要。
在设计中，需要综合考虑布局、走线方式、阻抗匹配技术等因素，以确保SDRAM芯片和电路板之间的拓扑阻抗匹配，从而提高系统的稳定性和可靠性。
DDR3处理要求
DDR要求规范1、认识DDR：严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为是SDRAM。
DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。
DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升期和下降期各传输一次数据，因此与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步；DDR使用了DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号)技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数从外形体积上DDR与SDRAM相比差别并不大，他们具有同样的尺寸和同样的针脚距离。
但DDR 为184针脚，比SDRAM多出了16个针脚，主要包含了新的控制、时钟、电源和接地等信号。
DDR内存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作频率，但是由于DDR内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。
SDRAM布线规则
SDRAM布线规则一：SDRAM 类高速器件布线规则通用基本法则：（1）DDR和主控芯片尽量靠近（2）高速约束中设置所有信号、时钟线等长(最多允许50mil的冗余)，所有信号、时钟线长度不超过1000mil （3）尽量0过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。
这样的话200M的DDR基本上是没有太大问题。
其它的一些3W 20H法则能做到就尽量做到吧时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电流提供一个低阻抗的路径。
由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。
所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。
线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。
时钟信号到其他信号应保持在20mil以上的距离来防止对其他信号的干扰。
蛇形走线的间距不应小于20 mil。
串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT 值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。
数据信号组：以地平面为参考，给信号回路提供完整的地平面。
特征阻抗控制在50～60 Ω。
线宽要求参考实施细则。
与其他非DDR 信号间距至少隔离20 mil。
长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil内。
与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。
如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。
地址和命令信号组：保持完整的地和电源平面。
特征阻抗控制在50～60 Ω。
SDRAM布线
再谈SDRAM的布线——有关Mentor WG、DxDesinger、Expedition、CES2008-06-18 14:57•前言的前言这篇文章我写了很久很久，因为最近很忙很忙。
现在我逐渐开始接触开关电源和可靠性设计的东西，好像离原来我定义的EE越来越远了。
也许以后我要向模电或管理人员发展了……我还是纯朴地希望自己能一直保持做一个不断钻研的EE工程师。
不说了，做人要厚道，转载请注明来自我是一只鱼同学的EE小站，邮件地址cosine@。
•前言最近一个多月都在研究Mentor WG，已经对DxDesigner + Expedition的画板流程有了比较清醒的认识，我对Mentor WG评价可以套用对目前国产汽车的评价——配置齐全、做工粗糙。
虽然WG有很强的功能，但是BUG实在是数不胜数，而且有些BUG可能导致你的工程彻底报废，所以建议使用时辅以自动备份软件，减小工程崩溃带来的损失。
今天要谈的话题都是基于WG的，因为PADS、Protel / DXP之类的软件没有这样的功能或功能不完整。
不过，也可以使用其他软件进行PCB前仿、手动完成线长匹配等工作；工具只是人的技巧的辅助和延伸，要是没有高速PCB设计的知识，同样完不成高速数字PCB的设计。
本文为我是一只鱼同学EE小站的原创文章，转载请注明出处；本文对初学者而言，技术难度较高，如果有不明白的地方，可以留言。
另外继续废话几句，事实上SDRAM对布线的要求是很低的，DDR才是真正有挑战的东西，可惜我目前没有DDR的项目，也没有办法验证我对理论的理解，希望以后有机会和大家分享我的心得。
下面正式开始：•什么是高速数字PCB，怎么入手？高速数字PCB简单来说可以理解为关键部分如存储器总线的工作频率高于数十至一百MHz的PCB，更严格的定义应该用传输线来描述，当PCB上的信号的传输延迟大于上升时间的1/10时，这个信号的传输路径就应该视为传输线；即应当用与传统低速数字电路不同的方法对待。
DDR知识概述
自刷新操作 上电初始化 寄存器配置
SDRAM其余的操作还包括： AUTO REFRESH自动刷新操作 SELF REFRESH自刷新操作 上电初始化 模式寄存器的配置 需要注意的是： 模式寄存器的配置是通过地址总线配置的，而不是数据总线发出的。 正是这个原因，在SDRAM及DDR的设计中，地址总线的线充是不能 任意交换的。而SRAM不涉及模式寄存器的配置，因此其地址总线线 充是可以任意交换的。
2.CL CAS Latency,即CAS潜伏 期参数。READ指令发出 后，存储器根据采样得到 的行地址和列地址，将对 应存储单元的数据放大， 以便传输到数据总线上， 这个过程所消耗的延时称 为CL。因此，从READ指 令发出到数据总线上出现 第一个数据，这之间的延 时定义为CL。
SDRAM（Synchronous DRAM） （ ）
SDRAM（Synchronous DRAM） （ ）
PRECHARGE 预充电操作
SDRAM（Synchronous DRAM） （ ）
1. t RP 指PRECHARGE指令到下一次ACT指令的延时
PRECHARGE 参数
SDRAM（Synchronous DRAM） （ ）
AUTO PRECHARGE 自动预充电操作
SDRAM的基本操作方式有以下几种：空操作NOP、 激活操作ACT、读操作WRITE、预充电操作 PRECHARGE、自刷新操作SELF REFRESH、配置 寄存器操作LOAD MODE REG等。各操作方式是通 过CS#、RAS#、CAS#和WE#这几根信号线的各种 组合状态组合而选择的。
基本操作
READ参数
SDRAM（Synchronous DRAM） （ ）
1. t RCD RAS to CAS delay,即RAS#信号有效后到CAS#信号有 效，这之间的延时。在ACT指令选定待操作的行后，需 要延时t RCD ，才能切换到对列的选择。 t
sdram信号线等长处理
sdram信号线等长处理英文回答：SDRAM signal line equalization is an important technique used to compensate for the signal degradationthat occurs when signals travel along transmission lines of different lengths. It ensures that all signals arrive at their destination at the same time, reducing the risk of data errors.There are several methods to achieve signal line equalization for SDRAM. One common approach is to use delay lines to introduce a controlled delay in the shorter lines, matching them to the length of the longest line. This technique is known as delay tuning. Another method is to use impedance matching techniques to minimize signal reflections and ensure the integrity of the signal.In my experience, I have encountered a situation where the signal lines connecting the SDRAM chips on a PCB wereof different lengths. This resulted in a significant timing mismatch, causing data errors and system instability. To address this issue, I implemented delay tuning by adding delay lines to the shorter signal lines. By adjusting the delay, I was able to match the signal arrival times and eliminate the timing mismatch. This greatly improved the overall performance and reliability of the system.Another example is when I was working on a high-speed memory interface design. The signal lines connecting the memory controller to the SDRAM chips were not equal in length due to the layout constraints. To ensure signal integrity and prevent data errors, I used impedance matching techniques such as controlled impedance traces and termination resistors. This helped minimize signal reflections and maintain the signal integrity throughout the transmission lines.中文回答：SDRAM信号线等长处理是一种重要的技术，用于补偿信号在不同长度的传输线上传输时发生的信号衰减。
SDRAM 布线要领
Data
1. 信号分组，我们把它分为三组
(1) DDR_A/C(包含Address、Control信号)
(2) DDR_CLK(包含所有的CLK+/-信号)
(3) DDR_DQ/DQS(包含Data、Ecc、Dqs信号)
2. 布局时应注意以下几点：
(1)对于DIMMs，匹配电阻应靠近第一DIMMs放置
SDRAM 布线要领
摘要：同步动态随机存储器(Synchronous DRAM，SDRAM)：是目前主推的PC 100和PC 133规范所广泛使用的内存类型，它的带宽为64位，3.3V电压，目前产品的最高速度可达5ns。它与CPU使用相同的时钟频率进行数据交换，它的工作频率是与CPU的外频同步的，不存在延迟或等待时间。
Sdram
Resistor
Driver
(b)
Resisor至Sdram尽可能的小于0.5inch
(2) 对于Addr、Ctrl信号
Resistor
Sdram
Driver
Sdram
Resistor
Resistor至Sdram尽可能的小于0.3inch
(3) 对于FD_CLK、Startburst信号
Driver
Resistor
Resistor
6.布线要点：
(1) CLK0+、CLK0-以差分形式布线，抑制共模噪声
(2) CLK1+、CLK1-以差分形式布线，抑制共模噪声
(3) 同组DQ信号可以任意交换，以改善布线
(4) 在同一SDRAM中，每两组信号可以任意交换，以改善布线
SB..PLL=Sibyte至PLL Clock buffer的长度
SDRAM布线规则
SDRAM布线规则SDRAM (Synchronous Dynamic Random Access Memory)是一种常用于计算机主板上的随机访问存储器。
在设计SDRAM布线时，需要遵循一些规则，以确保信号传输的可靠性和稳定性。
以下是SDRAM布线的一些建议和规则：1.路线长度匹配：SDRAM使用同步时钟来同步数据传输，因此，所有的信号线应具有相似的长度，以保持同步。
如果存在长度差异，则可能产生信号延迟或抖动，导致数据错误。
为了匹配长度，可以使用不同的连线层或添加等长的延迟。
布线工程师应考虑敏感信号的传输时间，并相应地调整线路长度。
2.信号分组：将相似的信号分组放置在一起，以最小化相互干扰的概率。
将地址线，控制线和数据线组织成几个独立的组，每个组内的信号彼此相邻。
同时，应尽量将信号组放置在板上物理位置上，以最小化信号传输路径的长度。
3.地线和电源线分离：将地线和电源线分开布线，以避免互相干扰。
这样可以减少地线引起的共模噪声对信号的影响。
此外，还应确保地线和电源线的足够宽度，以降低电阻和电感，从而提供稳定的电源和地线连接。
4.控制线布线：控制线的布局应设计为最小化对数据线和地址线的交叉干扰。
这可以通过在控制线周围放置地线和电源线来实现。
同时，控制线应尽量与其他线路相垂直，以减少信号耦合。
5.地线引脚：SDRAM芯片有许多地线引脚，这些引脚应尽可能地靠近芯片。
这样可以减少引脚之间的电阻和电感，提供稳定的地线连接。
6.数据线布线：数据线应尽量短，并且按照组织进行布线。
布线长度的不匹配会导致时序问题，因此需要在布线过程中考虑数据线的长度。
7.阻抗匹配：为了防止信号反射和串扰，应将信号线和所用电阻之间的阻抗进行匹配。
在布线过程中，需确保选择正确的电阻值和线宽。
8.PCB层数：信号线数目较多的SDRAM布线可能需要使用多层PCB以提供足够的空间和良好的信号隔离。
在布线时，应尽量将耦合效应减到最小。
9.PCB排布：在整个主板设计中，需要设定SDRAM芯片的位置和布局，以尽量缩短信号线的长度，减少信号传输的时延和损耗。
ATMEL_SDRAM_阻抗说明文件
Signal Integrity and Power Integrity Analysis Array around the SDRAM Bus Activity Using anAT91SAM9260 Microcontroller1.IntroductionIn the past, the primary concern for digital designers was to ensure timing compatibil-ity between on-board devices. Device specifications pertaining to setup and hold timing were the critical parts of the interconnection between two devices. As soon as this stage was completed, the designer had only to lay out the trace without other considerations.Now, with the evolution in technology, another aspect must be taken into account before laying out any trace between two devices on a printed circuit board. The trace has to be considered as a component with recognition that “a perfect world” does not exist during the transient event of a digital signal.This explains why the IBIS model file is becoming important for applications having high frequency bus accesses. The electronic engineer can predict the trace behavior after a transient event using such a model file.A Synchronous Dynamic Random Access Memory (SDRAM) Controller is embedded in the latest generation of Atmel’s AT91SAM microcontrollers with more constrained timing requirements. With shorter timings, transient time and steady delay are implic-itly reduced to be consistent with this evolution. This timing reduction race has various impacts. The span of rising and falling edge times becomes too short versus the non-evolution of board material (physical characteristics of the PCB); subsequently, the risks of parasitic noise and lost signal, as well as the risks to power supply integrity are increased.In Section 1. “Introduction” and Section 2. “Extracting Data from the IBIS File”, this document gives required electrical characteristics derived from the IBIS Model file of the device. Extraction methods are presented regarding the buffer impedance and edge shape, in order to derive electrical values.Section 3. “PCB Electrical Characteristics” and Section 4. “Power Supply Bypass”, using data from the first two sections, provide explanations and data concerning the requested trace characteristics and bypass circuitry.The last section, Section 5. “From Theory to Practice: QFP and BGA Routing Exam-ples”, is an exhaustive presentation of designs using the AT91SAM920 device in QFP and BGA packages, provided by Atmel.Note: Although this Application Note nominally pertains to the AT91SAM9260 microcontroller, the theoretical and practical aspects described can be applied generally with specific variances across the entire range of Atmel’s AT91 ARM®Thumb®-based Microcontroller products.26386A–ATARM–06-Jul-09Application Note1.1Associated Documents and Software•AT91-AN02: Signal Integrity and AT91 Products (Basic Relationships between IBIS Data and your PCB)”:This Application Note gives the rule of thumb to calculate trace length limitation according to digital signal shape. It contains useful information that is not repeated in this document.•AT91SAM9260_bsdl_ibis.zip software file:Associated with the AT91SAM9260 Device, this file contains all buffer specifications, boundary scan chain information (BSDL) and IBIS.•AT91SAM9260 PCB layout file:Contains both PCB projects under Cadstar V9 PCB design tool by Zuken.See Atmel website: /AT91SAM 32-bit ARM-based Microcontrollers1.2Terminology and DefinitionsSome of the terminology and technical definitions used in this document are given below.PCBP rinted C ircuit B oard ESDE lectro S tatic D ischarge ESL E quivalent S eries of “L ” Inductance used to describe the inductive parts of theimpedance of certain electrical components or physical material: trace,capacitor, resistor, chip bounding, etc.ESR E quivalent S eries R esistance is an effective resistance that is used to describethe resistive parts of the impedance of certain electrical components orphysical material: trace, capacitor, chip boundingSSN/SSO S imultaneous S witching N oise and S imultaneous S witching O utputexpressions. Simultaneous output switching is often a main cause ofapplication noise at several levels. It is the first thing to consider apropos the IOpower rail bypass method.IBIS I nput/Output B uffer I nformation S pecification. IBIS is a template (standard,data-exchange format, etc.) for exchanging model information betweensemiconductor device suppliers, simulation software suppliers and end usersof this information.Clamp Diode ESD oriented protection. It is used for clamping abnormal voltage levels.(refer to Figure 1-1)Pullup Pulldown IBIS designation of circuits used to switch the output, respectively, to high orlow voltage level. (refer to Figure 1-1)Rising & Falling TimeFour methods of Rising and Falling time extraction are shown in Table 1-1 onpage 436386A–ATARM–06-Jul-09Application NoteFigure 1-1.Conceptual Diagram of Model Keyword Structure46386A–ATARM–06-Jul-09Application NoteFour methods are used to extract rising or falling time from experimental oscilloscope measure-ments or display curves from a simulation. These methods are described below:Table 1-1.Rising or Falling Extraction Methods Maximum SlopeCenter Slope20% to 80% Slope10% to 90% Slope56386A–ATARM–06-Jul-09Application NoteThe example below uses the “10% to 90% Slope” method. The necessary delay for a signal transition increases from 10% up to 90% (T R ), or decreases from 90% to 10% (T F ) of the final level.Figure 1-2.Rising and Falling Time on a Digital SignalNote: 1.“Cdie” or “die capacitance” may be used in other industry contexts to refer to the capacitanceof the entire component as measured between the power and ground supply rails.DieCapacitance (C_comp) designation in IBIS Model:Defines the capacitance of each pad (the “C_comp” (1)parameter). This is thecapacitance seen when looking from the pad into the buffer for a fully placedand routed buffer design, exclusive of package effects.F KNEE FrequencyCommon frequency parameter used in signal integrity and electromagneticdomains. In digital electronics, the F KNEE frequency value is deducted from therising or falling time. This value defines the frequency below which most energyin digital pulses is concentrated. A means to facilitate the transition from time tofrequency domain. (refer to Figure 3-3. “Clock Frequency, FKNEE and SlopeSpectral Spreading”)66386A–ATARM–06-Jul-09Application Note2.Extracting Data from the IBIS FileData given in the IBIS file provides a fast and accurate way of extracting a buffer’s overall pro-cess conditions. This study focuses on output buffer impedances and edge slopes.2.1Output Buffer Impedance for Address, Data and Control BussesThis paragraph describes the method to extract the output buffer impedances of the AT91SAM9260. This method is based on “Pullup” and “Pulldown” IBIS curves. These are usu-ally called I-V Curves because they are the result of current drive vs. voltage. These curves can be non-linear. But, in the unclamped midrange, they can usually be approximated by a straight line calculation of:(1)By using an IBIS editor (freeware available on the Internet–refer to Atmel Application Note:“AT91-AN02: Signal Integrity and AT91 Products (Basic Relationships between IBIS Data and your PCB)”), it is possible to differentiate an output buffer by its signal name, such as “A0” for address 0, or according to the library where it stems from. Address [A0 to A22], Control and Data [D0 to D31] busses use the same buffer library, ASCCT33BDAUP. The following graph has been extracted from the AT91SAM9260 IBIS file regarding “Pullup” circuitry. Figure 2-1. “Current vs. Voltage on Pull-up Transistor of the ASCCT33BDAUP Pad” shows only the most linear sec-tion of the “Pullup” data and not the whole range of the Pull-up IBIS data.Figure 2-1.Current vs. Voltage on Pull-up Transistor of the ASCCT33BDAUP PadZ OUT V 2V 1–I 2I 1–---------------------=76386A–ATARM–06-Jul-09Application NoteFrom the curve in Figure 2-1 and by using Equation “(1)”, we can compute the three output impedances with three different processes: minimum, nominal and maximum.Figure 2-2 shows pull-down behavior between the current and the output voltage.Figure 2-2.Current vs. Voltage on Pull-down Transistor of the ASCCT33BDAUP PadFrom the curves in Figure 2-2 and by using Equation “(1)”, we can compute the three output impedances with three different processes: minimum, nominal and maximum cases.Table 2-1.Intrinsic Impedance of the ASCCT33BDAUP Pull-up CircuitryMinimalNominal Maximum Pull-up transistor Z OH 10 Ohms 14 Ohms 21 OhmsTable 2-2.Intrinsic Impedance of the ASCCT33BDAUP Pull-up CircuitryMinimal NominalMaximum Pull-up transistor Z OL7.5 Ohms 10 Ohms 15 Ohms86386A–ATARM–06-Jul-09Application Note2.2Output Buffer Impedance for the AT91 Clock Signal OutputAtmel uses the library to drive the SDRAM Clock signal only (called “sdck”). The following graph has been extracted from the AT91SAM9260_bsdl_ibis.zip software file , concerning “Pull-up” cir-cuity. Figure 2-3 represents only the most linear section of the “Pull-up” data and not the whole range of the Pull-up IBIS data.Figure 2-3.Current vs. Voltage on Pull-up Transistor of the ASCCT33OCK PadFrom the curves in Figure 2-3 and by using Equation “(1)”, we can compute the three output impedances with three different processes: minimum, nominal and maximum cases.Figure 2-4 shows the “Pull-down” circuitry behavior between the current and the output voltage.Table 2-3.Intrinsic Impedance of the ASCCT33OCK Pull-up Circuitry MinimalNominalMaximum Pull-up transistor Z OH5.8 Ohms 8.3 Ohms 12.5 Ohms96386A–ATARM–06-Jul-09Application NoteFigure 2-4.Current Curves vs. Voltage on Pull-down Transistor of the ASCCT33OCK Pad From the curves in Figure 2-4 and by using Equation “(1)”, we can compute the three output impedances with three different processes: minimum, nominal and maximum cases.2.3Extracting Data for Rising and Falling TimeAs driver output impedances have been computed from the “Pullup” and “Pulldown” curves,using the same process, rise and fall times will be extracted by using the “Rising Waveform” and “Falling Waveform” IBIS curves. These graphs give the relationship between the output voltage vs. time. Three curves are used to describe the three possible process cases: weak , nominal and fast . It is important to remember that the effect of C_comp on dV/dt is already included. The first task is to determine a shape as close as that of the end of the rising edge, or of the beginning of the falling edge, and theoretical linear, quadratic or Gaussian curve. According to this observation and edge slope delay, the second task is to deduce the F KNEE frequency value.The edge spectral spreading being strongly dependent upon the edge shape, we are going to differentiate the output voltage behavior from among three theoretical shapes:•Linear edge (represented as PWL in Figure 2-5)•Double pole•Gaussian edgeTable 2-4.Intrinsic Impedance of the ASCCT33OCK Pull-up Circuitry Minimal Nominal MaximumPull-up transistor Z OL 5.2 Ohms 7 Ohms 10.5 Ohms106386A–ATARM–06-Jul-09Application NoteFigure 2-5.Linear, Double Pole and Gaussian Edge SuperpositionBy observing a voltage response vs. time, at driver output level (refer to Figure 2-6. “Rising Edge of the ASCCT33BDAUP Pad”), it appears that the signal shape resembles that of a Double Pole voltage response, rather than that of a PWL. It is not easy to determine the difference between a Gaussian and a Quadratic shape. To have a safety margin, we assume having a Quadratic behavior. In this condition, the rule of thumb is to approximate the cut-off frequency (F KNEE fre-quency) for a digital signal by the following formula:(2)Table 2-5 gives a quick look at the K factor value relative to the signal shape.Then, in accordance with the curve shape given by the IBIS Model, Equation “(2)” becomes:(3)Table 2-5.K Factor vs. Edge ShapeEdge Shape K Factor Linear0.5Simple Pole0.35Double Pole0.344Gaussian 0.339F KNEE K T RorF--------------=F KNEE 0.344T RorF--------------=116386A–ATARM–06-Jul-09Application Note2.4Rising and Falling Time for Address, Data and Control BussesThe waveforms as shown in Figure 2-6. “Rising Edge of the ASCCT33BDAUP Pad” and Figure 2-7. “Falling Edge of the ASCCT33BDAUP Pad” give respectively, the rising and falling output shape of ASCCT33BDAUP Pad.As recommended in the IBIS standard, buffer output simulations have been completed on an external 50 Ohms load resistor (“R_fixture” condition).Figure 2-6.Rising Edge of the ASCCT33BDAUP Pad126386A–ATARM–06-Jul-09Application NoteFigure 2-7.Falling Edge of the ASCCT33BDAUP Pad•Weak Process•Nominal Process•Fast ProcessTime Value at 10% (in ps)Time Value at 90% (in ps)|T 90%- T 10% | Time (in ps)F KNEE (in MHz)Rising Edge 10841592508677Falling Edge15221030492700Time Value at 10% (in ps)Time Value at 90% (in ps)|T 90%- T 10% | Time (in ps)F KNEE (in MHz)Rising Edge 6861050364945Falling Edge1026652374920Time Value at 10% (in ps)Time Value at 90% (in ps)|T 90%- T 10% | Time (in ps)F KNEE (in MHz)Rising Edge 4787592821200Falling Edge7524483041130136386A–ATARM–06-Jul-09Application Note2.5Rising and Falling Time for the Clock Signal output to the SDRAM deviceBelow are simulation results which show the voltage curve vs. time on external 50 ohms load resistor but about the SDCK clock signal from the SDRAM Bus.Figure 2-8.Rising edge of the ASCCT33OCK Pad146386A–ATARM–06-Jul-09Application NoteFigure 2-9.Falling edge of the ASCCT33OCK Pad•Weak Process•Nominal Process•Fast ProcessTime Value at 10% (in ps)Time Value at 90% (in ps)|T 90%- T 10% | Time (in ps)F KNEE (in MHz)Rising Edge 16292110481715Falling Edge17601250510674Time Value at 10% (in ps)Time Value at 90% (in ps)|T 90%- T 10% | Time (in ps)F KNEE (in MHz)Rising Edge 105613823261050Falling Edge1154793361952Time Value at 10% (in ps)Time Value at 90% (in ps)|T 90%- T 10% | Time (in ps)F KNEE (in MHz)Rising Edge 7419972561340Falling Edge8295522771240156386A–ATARM–06-Jul-09Application Note3.PCB Electrical CharacteristicsWithout getting deep into theory, with the evolution in AT91SAM process technology (to increase working frequency and to lower power consumption), aberrant effects, such as stray capacitance, inductance and resistance, have more and more impact on electrical integrity. It follows that a trace, considered in the past as a simple means of connection, now becomes a “fil-ter”.At this level, with the calculated buffer impedance and F KNEE frequency data from the IBIS file, it is possible to set some rules to complete PCB in accordance with the required signal integrity of the application, especially when the timing constraints are severe, as around an SDRAM Controller.In the following paragraph, we deal with a point-to-point connection (from the driver to the load)without addressing the effect of the via or the change of layer.3.1Short Trace Length: a Localized SystemThe first subject to address is “localized circuitry”, i.e., when the trace length is short enough. We say “localized” when we are able to consider, at any time, that all trace points have the same voltage. Of course, in static mode it is always localized. But, during a rising or falling edge, with very short edge time, we can often observe some issues at signal level. Due to the trace length (reflection issue with long traces) or the stray inductance of the trace (second order response resulting from LC equivalent circuitry with short traces), the signal transmission on a “passive”element (as a trace should be) may become a problem source.This first paragraph will treat short traces. In this condition, a trace can be considered as a sec-ond order system as shown in Figure 3-1:Figure 3-1.Equivalent Circuitry of a Localized SystemNotes:Typical application loads being CMOS circuitry inputs, therefore R L >>1/C , both capacitances,the trace and the load circuitry, will be replaced by a called “C equivalent” punctual capacitance.The R electrical parameter can be replaced by the previously extracted output impedance from IBIS Model file called: Z OL or Z OH .The response of the RLC system is perfectly known. The ringing condition depends on a quality factor of the circuitry, i.e.:(4)Q Z 0R-----=166386A–ATARM–06-Jul-09Application NoteZ 0 is called the characteristic impedance of the trace and it is defined by the following formula:(5)In general, the value of Z 0 is from around 50 Ohms up to 100 Ohms. These are optimal condi-tions (a high Q factor with LC circuitry) to find ringing on a trace.As seen previously, the R impedance has a value from 5 Ohms up to 15 Ohms in this case.For example, by replacing Z 0 by 50 Ohms (with, for example, a Z 0 = 50 Ohms characteristic impedance and an output impedance equal to 10 Ohms), in Equation “ (4)”, the quality factor will be around 5. It is too high and we have to expect ringing after each transient event.•A reminder on damped second order system:The quality factor of a damped second ordering system as defined in this Application Note,i.e., on approximated RLC second order system, is given in the formula below:Two parameters are usually used to classify the damping of a second order system, the Qquality factor stated above and the damping ζ factor as seen below.–When then the system is over damped.–When then the system is under damped.A correct setting can be considered as a trace with a Q value between 0.5 and 1 or a ζ valuefrom 1 down to 0.5.Figure 3-2.Impact of Damping Factor on Step Response BehaviorZ 0L C---=Q Z 0R ----- or 1R ---L C---==ζR 2---C L --- or Q 1R ---=L C---=ζ1>()Q 0.5<ζ0.5<()Q 1>176386A–ATARM–06-Jul-09Application NoteBoth values , L and C, allow us to compute the ringing frequency value (the natural frequency of the second order system). With this, and the spectral spreading of the edge, (through the previ-ously calculated F KNEE frequency for each buffer library), we can assume where the resonance frequency of the trace is in relation to the spectral spreading of the edge. Figure 3-3 shows an example of spectral breakdown according to the clock and F KNEE frequencies. From the clock frequency to the F KNEE frequency, slope of -20 dB / decade can be observed; after this point, the energy can be disregarded.Figure 3-3.Clock Frequency, FKNEE and Slope Spectral SpreadingTo avoid ringing behavior, the goal is to reduce the Q factor on those short traces. The use of a termination resistor, close to the output driver, i.e. close to the AT91 device, will allow us to decrease the quality factor and to obtain a “quiet” behavior with a damped second order response. A high resistor value should not be added because adding this resistor deteriorates edge time of course, but be certain to be in compliance with the setup and hold times between AT91 and the SDRAM Memory device. This is a reason why resistor values are often selected from 10 to 33 Ohms.The second and favorable effect of the termination resistor is to reduce the spike current on IO power supply pins. The Simultaneous Switching Output of 32 bits, due to the data bus activity, is the major source of IO power supply noise and ground bounce. The current control, through the serial resistor, reduces this phenomenon. This point is further developed when discussing the IO Power Supply bypass method.186386A–ATARM–06-Jul-09Application Note3.2Propagation Time, Characteristic Impedance: Distributed SystemAs seen, by comparing the buffer output impedance value (5 Ohms up to 10 Ohms, approxi-mately) and the typical characteristic impedance (50 Ohms up to 100 Ohms), adding a termination resistor can be anticipated, thereby reducing the Q quality factor in a localized sys-tem. In addition, this method facilitates the current drive control on each IO and decreases the needs on the bypass capacitor in terms of qualitative performance.Next, we consider a significant trace size in comparison with the rising or falling time.Note:In order to obtain the relationship between edge time and trace length, refer to the Atmel Appli-cation Note: “AT91-AN02: Signal Integrity and AT91 Products (Basic Relationships between IBIS Data and your PCB)”.In case the trace length is too long, we have to take into account the impedance homogeneity from the driver to the load(s). The trace cannot be compared to a simple second order system. It is not enough to add a termination serial resistor to reduce a Q factor without paying attention to the trace impedance (Z 0). In this case, the IBIS Model helps to match the driver output to the transmission line where the goal is to have:(6)Where:•Z 0 is the line characteristic impedance of the trace•R is the driver output impedance (called Z OH or Z OL in Section 2.1 “Output Buffer Impedance for Address, Data and Control Busses” on page 6)•R S is the needed termination resistorRefer to the Atmel Application Note: “AT91-AN02: Signal Integrity and AT91 Products (Basic Relationships between IBIS Data and your PCB)” in order to obtain relationships between Z 0, R and R S . This document provides the method to calculate the most closely adapted serial resistor value:(7)Without knowing Z 0, it is not possible to give the R S resistor value.3.3Reminder: Characteristic Impedance of a TraceThe Z 0 impedance does not depend on the trace length, but on the geometrical characteristics,the position in terms of layout of the trace, and the nature of the PCB (dielectric constant of the material). Below are some formulas to calculate the Z 0 electrical parameter. With εr being the dielectric constant of the board material (FR4, Bakelite,…), in Napierian logarithms.Z 0R R S +=R S R Z 0–=196386A–ATARM–06-Jul-09Application NoteTable 3-1.Relationship between the Z0 Characteristic Impedance and the Trace GeometryGeometric DesignationFigure (Corresponding Z 0 values are shown below)Z 0 ValuesMicrostripEmbedded MicrostripSymmetric StriplineAsymmetric Stripline206386A–ATARM–06-Jul-09Application Note4.Power Supply Bypass4.1Quick Reminder on Dynamic CMOS Current ConsumptionIn static mode, the CMOS logic does not consume (leakage current can be neglected). The cur-rent consumption appears only during clock transitions. As shown in Figure 4-2. “Short Circuit Current in a Static CMOS Inverter”, it is easy to understand that dynamic power consumption becomes a constraint when:•Rising and falling times are very small (increasing of di/dt value)•Simultaneous switching of n Input/Output appears in the application (n.[di/dt] at the same time)Figure 4-1.CMOS Dynamic Current ConsumptionThere is another current consumption in CMOS digital logic that increases this phenomenon at clock transition. This is the short-circuit current when the elementary gate is switching high-to-low level or inversely. For a very short delay (when transistors are switching) N-transistor and P-transistor are in short circuit as shown below.Figure 4-2.Short Circuit Current in a Static CMOS InverterApplication Note At first, we are compelled to recall that reducing the VDD and GND noise can be achieved by designing these power systems through planes rather than in simple traces. This PCB design rule decreases intrinsic trace resistor ESR.Generally speaking, the second effect of using the ground plane is to reduce ESL. The loop area of the current flowing (from a data bus line, for example) becomes a space between data trace and return (GND plane). The trace-inductance relationship is related to the area between the drive current on a data trace and its return (GND plane). For boards with power and return planes, the remaining inductance is caused by the capacitor body, solder pads, microstrip traces, and vias that connect the capacitors to the planes.Then, in order to remove these stray trace effects on the power supply system, the addition of bypass capacitors (close to each VDD and GND pin) increases the noise reduction. By applying a bypass capacitor, current surges are restricted to a local loop between the bypass capacitor and the device powers pins. But, to guarantee this function, the bypass capacitor must have good characteristics at high frequencies. (The importance of placement and routing is not dis-cussed here). Using “bypass capacitance” is to bypass stray parameters such as ESL of power supply traces. But, if we use bypass capacitors with significant intrinsic ESL at working fre-quency, the needed result will not be achieved. Throughout the following bypass study, it is assumed that all necessary energy, during switching events (from 0 to 1), will be provided through the bypass capacitor and not through the power supply system. This is the safest condition.The graphs shown in Figure 4-3 and Figure 4-4 give information concerning the optimal working domain relative to the capacitance series (in terms of capacitance value) and dielectric material. Figure 4-3.Ceramic Capacitor Behavior vs. the Working Frequency DomainFigure 4-4.Capacitor Response vs. Frequency, Technology, and Value4.2Main Bypass Capacitance Value on Core RailAll through this paragraph, we speak about digital power supply rails (the noise sources) and not about analogical power supply.At first, the value of the main bypass capacitance must be evaluated as described below:•Specify the allowed maximum voltage ripple on VDD (core and IO) during the worst transient event•Know the transient duration •Predict the current consumptionThen, we have to evaluate the qualitative needs of this capacitor according to the frequency behavior.To define the bypass capacitance, compile the peak current (I MAX ), the delay while there is a cur-rent consumption (Δt) and the maximum ripple voltage (ΔV DD ) parameters into Equation “(8)”:(8)For the core rail, the electrical characteristics section of the AT91SAM9260 datasheet gives numbers for some conditions. In this example, I MAX is the current consumption when the device is in “Active” mode (the ARM Processor is running with all peripherals being clocked at maxi-mum frequency). This value is given with nominal rather than worst conditions. It is necessary to predict a current consumption a bit higher than this number, in order to assure a safety margin:50% I MAX of the current.To evaluate Δt, understand that the current consumption is not restricted to a spike but to a “cur-rent consumption span” after the rising edge. The core consumption is the sum of elementary consumption spikes spread over time. There is no simple rule to deduce the consumption dura-tion after a clock edge and the current consumption shape. An example of current consumption of a digital peripheral as shown in Figure 4-5. “Simplified Model of Digital Circuitry”is given inC ΔtΔV DD--------------.I MAX =Application Note Figure 4-6. “Current Consumption in Digital Peripheral”. This waveform is not extracted from an actual simulation but rather provides an idea of the current shapes.Figure 4-5.Simplified Model of Digital CircuitryFigure 4-6.Current Consumption in Digital PeripheralIt is certain that the necessary current, for all internal state machines, will be completed during one clock period with a chip running at full speed. Of course, the maximum frequency for the peripherals (bus clock) is not always equal to the maximum frequency of the processor (proces-sor clock in ARM9™ Based Microcontrollers), but we take the worst case into account for our study: the maximum consumption duration while the chip consumes the I MAX current. This dura-tion corresponds to one clock period of the maximum bus clock frequency.。
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【摘】请教关于SDRAM阻抗匹配的问题
分类：layout相关2014-05-23 10:07 380人阅读评论(0) 收藏举报现在正在做4755与SDRAM连接，SDRAM的频率为166M，手册上说是需要阻抗匹配的，大概是60欧。
参考君正给的参考设计发现其在SDRAM的地址线源端串联了一个33欧电阻。
显然，这33欧电阻是用来做阻抗匹配的。
问：参考设计所说的60欧的阻抗包不包括这33欧电阻呢？
答：这个60欧的阻抗应该是传输线的特征阻抗，不包括33欧姆电阻。
那个电阻是去振铃的，但振铃就是阻抗不匹配造成的，匹配了就没振铃了。
问：用串联电阻做阻抗匹配的话，还需不需要计算走线的阻抗？还是说两者都需要？
答：DRAM Layout时第一就要保证走线的阻抗，例如 DDR的数据线保证特征阻抗为50-60欧姆，差分信号线为100-120欧姆。
如果不加串联电阻，其实大多数情况下，也可以正常跑起来。
但是，为了可靠性来讲，并不建议这样做。
如果在在DRAM的端口串联一个电阻，可以使DRAM端口的输出阻抗加上这个串联电阻阻抗等于传输线的特征阻抗，简单的说这样可以有效的避免信号反射，提高可靠性。
问：如果我用POLAR计算得传输线的阻抗为87欧，DRAM端口的输出阻抗为22欧，是不是说我只要串联一个65欧的就行？如果这样的话，那么很多书上写的：传输线阻抗为50欧是什么意思呢？
是的，加入电阻式串行匹配的一种方式。
传输线阻抗为50欧是这个意思：在信号的传输过程中，在信号沿到达的地方，信号线和参考平面（电源平面或地平面）之间由于电场的建立，就会产生一个瞬间的电流，如果传输线是各向同性的，那么只要信号在传输，就会始终存在一个电流I，而如果信号的输出电平为V，则在信号传输过程中（注意是传输过程中），传输线就会等效成一个电阻，大小为V/I，我们把这个等效的电阻称为传输线的特征阻抗Z。
要格外注意的是，这个特征阻抗是对交流（AC）信号而言的，对直流（DC）信号，传输线的电阻并不是Z，而是远小于这个值。
举例：50欧姆就是这个Z。
问：2层板怎么解决阻抗问题？
阻抗控制是要有参考层的（就是所谓的地或电源层），需要参考层没问题，但参考层可以和信号线在同一面，叫Coplanar Strip。
不过这个对布线要求更高，弄起来更麻烦。
两层板的阻抗控制比较累吧，如果底层敷地的话容易产生阻抗不连续！双面板阻抗控制的问题是50欧姆线太宽了。
如果偶尔需要，不太关键的信号，可以用coplanar凑合一段。
2层板不考虑阻抗，运气好也跑得起来，但是稳定性不敢说。
玩玩可以，做产品不要这样。
高频的东西，该遵守的规则还是要遵守。
问：如果sdram布线的时候不考虑阻抗会怎么样？（也就是说直接串个33欧的电阻，不考虑做阻抗板）
使dram端口的输出阻抗加上这个串联电阻阻抗等于传输线的特征阻抗。
如果频率不高,线又很短不考虑阻抗也可以。
问：“如果线小于6inch的话是可以不考虑阻抗，只要差不多就行了”，请问是不是有这一说法？？？
线路的阻抗匹配，在高频上主要是看这段线是否要被视为传输线。
是否视为传输线和这段线的尺寸及主要的信号波长相关。
有的说法是，长度是波长的1/20以下，传输时间是上升沿的多少分之一，还有个什么条件，满足了就可以认为是集总参数的较为理想的线，不太用管阻抗了。
此时，如果条件许可，尽量匹配阻抗也是有好处的，减小反射。
问：pcb走线相对于高频信号有一个特征阻抗，串接进去的电阻怎么相对于高频就按其电阻值算呢？电阻相对于高频的特征阻抗难道就是其阻值吗？
我的理解是…要是做匹配的话…假如你设计的传输线50欧的…但是器件的阻抗实际上并不都是能与50欧传输线匹配的…而且还经常有各种拓扑结构…所以在终端接上器件就没办法匹配…出现瞬间阻抗不连续…引起反射…所以必须找一个外部的办法让器件与传输线匹配…其中之一就是串接一个电阻…让电阻和器件一起得到的阻抗与传输线匹配…这样就能实现
消除反射了…这个电阻是把传输线看成50欧的时候器件要与它匹配时候需要的电阻。
实体电阻是集总参数元件，其参数可以用集总RLC的串并联，etc，表示。
集总元件表现出来的是其在指定频率下的复数阻抗。
一般所说的特征阻抗，是无损传输线的同向行波电压和行波电流比给出的参数，是传输线专有的概念，对集总参数元件不适用。
集总参数元件在体积满足足够小的情况下，表现出来的特性就是其复数阻抗。
电阻一般就认为是其阻值，LC 参数考虑的貌似不多。
基本上就是这个意思，元件的参数是元件的；传输线的是传输线的，各算各家。
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首先要预估走线的长度，所谓传输线（Transmission Line）效应在高速PCB的布线中也不是普遍存在的，一般当走线产生的延迟接近其信号沿变化速度（rise/fall）的1/3（保守按
1/3算）时，需要面对传输线效应，采用各种端接（Terminate）的方式实现阻抗匹配加以解决；1/2到1/3之间建议纳入考虑范围；
保守计算：电信号在PCB线路中的传播速度取光速的一半，大约是30cm/ns，反射需要个跑来回，再对折，约15cm/ns；
SDRAM的信号延变化速度大致是1ns，其允许不考虑匹配的延迟范围大致是
15cm * 1/3 = 5cm = 1968mil，也就是说走线长度控制在5cm以内就能基本避免传输线效应，而无需端接；实际上放宽到1/2（7.5cm）也没问题；
如果走线长度超过5cm较多，那么再配合PCB的叠层(Stackup)间距，计算走线的阻抗和匹配的电阻值；一般原理图中由于不知道PCB的具体情况，所以都会串或并一些端接电阻的。