湖南大学 计算机系统组成与体系结构 第六章 CPU设计
计算机组成与体系结构知识点分析(ppt 33页)
解：先画出流水线的时空图。
空间
1 2 3 4 5 6 7 8 9 10
1 2 3 4 5 6 7 8 9 10
1 2 3 4 5 6 7 8 9 10
1
1 2 3 4 5 6 7 8 9 10
12
0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 t14 t15
第四章 计算机中的运算部件
★运算部件的主要功能是对数据进行算术 逻辑运算。
★运算部件通常包括两种类型的运算器： 定点运算器与浮点运算器。
★定点运算器主要完成对定点数的算术运 算、逻辑数据的逻辑运算；浮点运算器主要 完成对浮点数的算术运算。
★定点运算器主要由以下几部分构成： ☞算术与逻辑运算部件（ALU） ☞通用寄存器组 ☞若干专用寄存器（特殊寄存器） ☞多路选择器 ☞总线
第一章 计算机系统概述
★计算机硬件组成：五大部分，运算器、 控制器、存储器、输入设备和输出设备。
★计算机系统的层次结构：计算机是十分 复杂的软、硬件组合而成的系统。从功能上 可划分为多级层次结构，该层次结构目前有7 层：应用层、高级语言层、汇编语言层、操 作系统层、指令系统层、微体系结构层、数 字逻辑层。
★主机与外设之间的数据传送控制方式有五种： 程序直接控制方式、程序中断方式、DMA方式、 通道方式、外围处理机方式。
★中断处理过程是由硬件和软件结合来完成的。
★DMA方式中，数据传送是由DMAC控制进行的。
★通道方式中，数据传送是由通道控制完成的。
例:某总线在一个总线周期中并行传送4个字 节的数据。假设一个总线周期等于一个总 线时钟周期，总线时钟频率为33MHz，求总 线带宽是多少？若一个总线周期中并行传 送64位数据，总线时钟频率升为66MHz，求 总线带宽。
计算机系统结构(ch-6)
处理器的基本组成
运算器
控制器
执行算术和逻辑运算操作的部件，是处理 器的核心部分。
控制处理器执行指令的部件，负责指令的 读取、译码和执行。
寄存器
指令缓存
用于存储处理器内部数据和状态的部件， 包括指令寄存器、操作数寄存器和状态寄 存器等。
存储指令的部件，用于提高指令的访问速 度。
指令系统结构
指令格式 寻址方式
操作系统
是计算机系统的核心软件， 负责管理计算机的硬件和 软件资源。
计算机系统的层次结构
硬件层
包括计算机的物理组件， 如中央处理器、存储器和 输入输出设备等。
操作系统层
是计算机系统的核心软件， 负责管理计算机的硬件和 软件资源。
应用软件层
包括各种应用程序，如办 公软件、图像处理软件等。
计算机系统的性能指标
03 存储器系统结构
存储器的基本组成
存储器的基本组成包括存储单元阵列、地址寄存器、数据寄存器、读写控制逻辑等。
存储单元阵列用于存储二进制数据，每个存储单元都有一个唯一的地址，可以通过 地址寄存器进行访问。
数据寄存器用于暂存读/写操作的数据，读写控制逻辑用于实现数据的读/写操作。
主存储器
主存储器是计算机系 统中最重要的存储器 之一，用于存储程序 和数据。
高速缓存的容量和速度直接影响计 算机的性能。
辅助存储器
01
辅助存储器是计算机系统中用于长期存储大量数据 的设备。
02
常见的辅助存储器包括硬盘、固态硬盘、磁带等。
03
辅助存储器的容量大、价格低，但访问速度较慢。
04 I/O系统结构
I/O设备分类
输入设备
如键盘、鼠标、触摸屏、扫描仪等，用于向 计算机输入数据和命令。
《计算机组成与体系结构》复习知识点PPT(25张)
第一章 计算机系统概论
电子数字计算机的五个发展阶段 计算机系统的硬件组成
冯.诺依曼计算机的设计思想、五大功能部件以及各自的功能
计算机的工作过程（两阶段） 计算机的主要性能指标（字长、存储容量和运算速度）
第二章 运算方法和运算器
数值数据的表示
数值数据的机器码表示：定点小数或整数的原码、补 码、反码和移码表示以及各自的性质，相互间的转换
第四章 指令系统
寻址方式
寻址方式 - 指令的寻址方式 (顺序寻址、跳跃寻址) - 操作数的寻址方式
堆栈
寄存器堆栈 存储器堆栈的构成 存储器堆栈的工作方式 (进栈、出栈) 堆栈的应用
第四章 指令系统
指令的分类 指令系统的类型
CISC的特点 RISC的特点
DMA控制器的组成 DMA数据传送过程 DMA方式与程序中断方式的区别
•
1、有时候，我们活得累，并非生活过于刻薄，而是我们太容易被外界的氛围所感染，被他人的情绪所左右。
•
2、身材不好就去锻炼，没钱就努力去赚。别把窘境迁怒于别人，唯一可以抱怨的，只是不够努力的自己。
•
3、大概是没有了当初那种毫无顾虑的勇气，才变成现在所谓成熟稳重的样子。
第五章 中央处理器
CPU的基本功能
CPU的基本组成
运算器(ALU、GRS、PSW、锁存器、移位器、总线) 控制器(PC、IR、ID、时序部件、微操作信号发生器、中断机构) 指令流、数据流 微操作(图5.2)
指令周期
指令周期、CPU周期、节拍电位、节拍脉冲 CLA、ADD指令的指令周期
被乘数和乘数判0、阶码相加(判溢出)、尾数相乘、结果规格化 浮点除法运算
“计算机组成与系统结构”(第6章)课件
28
6.1.5 总线结构实例
• 大多数计算机采用了分层次的多总线结构
– 在这种结构中，速度差异较大的设备模块使用 不同速度的总线，而速度相近的设备模块使用 同一类总线
– 显然，这种结构不仅解决了总线负载过重的问 题，而且使总线设计简单，并能充分发挥每类 总线的效能
而当不再使用总线时能迅速放弃总线控制权15然而只有与出现在总线上的地址相对应的设备才执行数据传送操作对输入输出设备的操作完全和主存的操作方法一样来处理当cpu把指令的地址字段送到总线上时如果该地址字段对应的地址是主存地址则主存予以响应从而在cpu和主存之间发生数据传送如果该指令地址字段对应的是外围设备地址则外围设备译码器予以响应从而在cpu和与该地址相对应的外围设备之间发生数据传送16如果一个由外围设备指定的地址对应于一个主存单元则主存予以响应于是在主存和外设之间将进行直接存储器传送dma由于所有逻辑部件都挂在同一个总线上因此总线只能分时工作即某一时间只能允许一对部件之间传送数据这就使信息传送的吞吐量受到限制17p215图62cai演示18双总线结构保持了单总线系统简单易于扩充的优点在cpu和主存之间专门设置了一组高速的存储总线使cpu可通过专用总线与存储器交换信息并减轻了系统总线的负担主存仍可通过系统总线与外设之间实现dma操作而不必经过cpu当然这种双总线系统以增加硬件为代价19p216图63cai演示20三总线结构是在双总线系统的基础上增加io总线形成的系统总线是cpu主存和通道iop之间进行数据传送的公共通路而io总线是多个外部设备与通道之间进行数据传送的公共通路21在dma方式中外设与存储器间直接交换数据而不经过cpu从而减轻了cpu对数据输入输出的控制而通道方式进一步提高了cpu的效率通道实际上是一台具有特殊功能的处理器又称为iopio处理器它分担了一部分cpu的功能以实现对外设的统一管理及外设与主存之间的数据传送然而这是以增加更多的硬件代价换来的22614614当代总线的内部结构23p217图64cai演示24早期总线实际上是处理器芯片引脚的延伸是处理器与io设备适配器的通道这种简单的总线按其功能可分为三类
计算机系统结构课件第6章
6.2.2 并行程序设计语言
1.并行程序设计模型 程序设计模型是一种程序抽象的集合，它为程序员提供了一幅透 明的计算机硬件/软件系统简图。 （1）共享变量模型 共享变量模型用限定作用范围和访问权限的办法，对进程寻址空 间实行共享或限制，即利用共享变量实现并行进程间的通信。 （2）消息传递模型 消息传递模型是指程序中不同进程之间通过显式方法(如函数调用、 运算符等)传递消息来相互通信，实现进程之间的数据交换、同步控制 等。 （3）数据并行模型 数据并行模型是指将数据分布于不同的处理单元，这些处理单元 对分布数据执行相同的操作。 （4）面向对象模型 面向对象模型是近几年随着面向对象技术的发展而提出的。它基 于消息传递，但并行处理单位却是对象。
2.算术表达式的并行算法 并行性主要在于算法，顺序处理机采用循环、迭代算法实现计算， 并行处理机采用直解法，更能实现其并行性。如多项式 E1=a+bx+cx2+dx3，利用Horner法则可表示为E1=a+x(b+x(c+x(d)))，这 是顺序计算的典型算法。多项式有3个乘-加循环，6级运算，如图6-9(a) 所示。
6.3.1
向量处理的基本概念
在大型数组的处理中常常包含向量计算，按照数组中各计算相继的次序， 可以把向量处理方法分为三种类型： （1）横向处理方式。向量计算是按行的方式从左至右横向地进行。 （2）纵向处理方式。向量计算是按列的方式自上而下纵向地进行。 （3）纵横处理方式。横向处理和纵向处理相结合的方式。
（2）高级语言中的并行性语句 多处理机的高级语言可以是原高级语言扩展，也可是专门设计的新语言。 但是，它们必须含有若干用于描述程序并行性的语句。例如，E.W.Dijkstra的语 言方案是块结构语言的发展，它把可并行执行的进程用cobegin-coend括起来处 理，当最后一条语句执行完成后，方可执行后续语句。例如， begin S0； Cobegin S1；S2，…；Sn；coend Sn+1； end
计算机组成与结构PPT课件全第6章中央处理器
片外缓存 即L2 Cache。集成在CPU核心外。 容量比L1 Cache大。由于L1级高速缓存容
量的限制，为了再次提高CPU的运算速 度，在CPU核外部设置一高速存储器。
8
外部缓存 即L3 Cache。由于L1级高速缓存容量的限制，为
了再次提高CPU的运算速度，在CPU外部（主板） 放置一高速存储器，即三级缓存。工作主频比较灵 活，可与CPU同频，也可不同。CPU在读取数据时， 先在L1中寻找，再从L2寻找，然后是L3，再是内 存，最后是外存储器。所以L3对系统的影响也不容忽 视。
35
（4）指令执行步骤标记线路 指明每条指令的执行步骤。
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控制器的分类
微程序控制器 硬布线控制器
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微程序控制器
38
硬布线控制器
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补充：CPU主要的寄存器
① DR — 临时存放一条指令或一个数据字 ② IR — 存放当前正在执行的一条指令 ③ PC — 存放下一条要执行的指令的地址 ④ AR — 保存当前CPU所访问的内存单元
条 指
不同指令的操作内容差异很大
令
检查有无中断请求 公共操作
的
有则响应中断，转入中断处理程序
地 址
无则执行下条指令
27
控制器的具体功能
1、取指令 当程序已经在存储器中时，首先从程序入
口取第一条指令，并发出指令地址及控制信号。 2、分析指令
对取得的指令进行分析，指出它要 求做什么操作，并产生相应的控制命令。 如果需要的操作数在存储器中，还要形成 操作数地址。
此工作由中断控制器实现。
20
（8）准备好（ready）逻辑 当微处理器与存储器交换数据时， 由于双方速度不一致，有时微处理器需 要等待， ready信号是由存储器发向微处 理器的，表示操作已经完成。
2022年湖南大学计算机科学与技术专业《计算机系统结构》科目期末试卷A(有答案)
2022年湖南大学计算机科学与技术专业《计算机系统结构》科目期末试卷A（有答案）一、选择题1、块冲突概率最高的Cache地址映象方式是( )A.段相联B.组相联C.直接D.全相联2、计算机系统结构不包括（）A.主存速度B.机器工作状态C.信息保护D.数据表示3、外部设备打印机适合于连接到( )。
A.数组多路通道B.字节多路通道C.选择通道D.任意一种通道4、（）属于MIMD系统结构。
A.各处理单元同时受同一个控制单元的管理B.各处理单元同时接受同一个控制单元送来的指令C.松耦合多处理机和多计算机D.阵列处理机5、与全相联映象相比，组相联映象的优点是( )A.目录表小B.块冲突概率低C.命中率高D.主存利用率高6、从计算机系统结构上讲，机器语言程序员所看到的机器属性是（）A.计算机软件所要完成的功能B.计算机硬件的全部组成C.编程要用到的硬件组织D.计算机各部件的硬件实现。
7、下列说法中不正确的是（）A.软件设计费用比软件重复生产费用高B.硬件功能只需实现一次，而软件功能可能要多次重复实现C.硬件的生产费用比软件的生产费用高D.硬件的设计费用比软件的设计费用低8、直接执行微指令的是( )A.汇编程序B.编译程序C.硬件D.微指令程序9、非线性流水线是指( )A.一次运算中使用流水线中的多个功能段B.一次运算中要多次使用流水线中的某些功能段C.流水线中某些功能段在各次运算中的作用不同D.流水线的各个功能段在各种运算中有不同的组合10、微指令由（）直接执行。
A.微指令程序B.硬件C.汇编程序D.编译程序11、目前，MO由（）实现，M1用（）实现，M2至M5大多用（）实现。
A.软件，固件，硬件B.固件，软件，硬件C.硬件，软件，固件D.硬件，固件，软件12、计算机系统多级层次中，从下层到上层，各级相对顺序正确的应当是（）。
A.汇编语言机器级，操作系统机器级，高级语言机器级B.微程序机器级，传统机器语言机器级，汇编语言机器级C.传统机器语言机器级，高级语言机器级，汇编语言机器级D.汇编语言机器级，应用语言机器级，高级语言机器级13、系列机软件应做到( )。
计算机组成原理第六章CPU的结构和功能
中央处理器
指令周期
中断周期
中央处理器
指令周期
中央处理器
下面以一个简单的程序来具体认识每一条指令的指 令周期和执行过程。
内存地址 020
021 022 023 024
内存内容 250 000
030 030 021 040 000 000 140 021
助记符 CLA
ADD 30 STA 40 NOP
指令周期
T周期
中央处理器
T1
T2
T3
T4
CPU周期 〔取指令〕
CPU周期 〔执行指令 〕 指令周期
指令周期
中央处理器
指令周期
中央处理器
指令周期
取指周期
中央处理器
指令周期
间址周期
中央处理器
指令周期
执行周期 许多类型 主要是涉及到处理器内部的存放器 可能的操作有 数据传输 ALU 控制指令的处理
~
NO P
~
指令周期
中央处理器
小结： 各类信息的传送路径 指令：M-----DR-----DBUS-----IR 地址：PC----ABUS----AR-----〔取决于寻址方式〕 数据： 存放器----存放器 总线直接传送 存放器----存储器 Ri----DBUS----DR-----M 存储器----存放器 M----DR-----BUS-----Ri
ALU
累加器AC
+1
取指 控制
操作控制器 时序产生器
执行 控制
时钟
状态 反响
c
指令译码器
c
20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21
30 000 006 31 40
计算机系统结构(章节知识点)
1、计算机高性能发展受益于：(1)电路技术的发展；(2)计算机体系结构技术的发展。
2、层次结构：计算机系统可以按语言的功能划分为多级层次结构，每一层以不同的语言为特征。
第六级：应用语言虚拟机->第五级：高级语言虚拟机->第四级：汇编语言虚拟机->第三级：操作系统虚拟机->第二级：机器语言(传统机器级) ->第一级：微程序机器级。
3、计算机体系结构：程序员所看到的计算机的属性，即概括性结构与功能特性。
4、透明性：在计算机技术中，对本来存在的事物或属性，从某一角度来看又好像不存在的概念称为透明性。
5、Amdahl提出的体系结构是指机器语言级程序员所看见的计算机属性。
6、经典计算机体系结构概念的实质3是计算机系统中软、硬件界面的确定，也就是指令集的设计，该界面之上由软件的功能实现，界面之下由硬件和固件的功能来实现。
7、计算机组织是计算机系统的逻辑实现；计算机实现是计算机系统的物理实现。
8、计算机体系结构、计算机组织、计算机实现的区别和联系？答：一种体系结构可以有多种组成，一种组成可以有多种物理实现，体系结构包括对组织与实现的研究。
9、系列机：是指具有相同的体系结构但具有不同组织和实现的一系列不同型号的机器。
10、软件兼容：即同一个软件可以不加修改地运行于系统结构相同的各机器，而且它们所获得的结果一样，差别只在于运行时间的不同。
11、兼容机：不同厂家生产的、具有相同体系结构的计算机。
12、向后兼容是软件兼容的根本特征，也是系列机的根本特征。
13、当今计算机领域市场可划分为：服务器、桌面系统、嵌入式计算三大领域。
14、摩尔定律：集成电路密度大约每两年翻一番。
15、定量分析技术基础（1）性能的评测：（a）响应时间：从事件开始到结束之间的时间；计算机完成某一任务所花费的全部时间。
（b）流量：单位时间内所完成的工作量。
（c）假定两台计算机x、y；x比y快意思为：对于给定任务，x的响应时间比y少。
湖南大学计算机体系结构期末复习题(含答案)
1.从执行程序的角度看，并行性等级从低到高分为那几级？从执行程序的角度看，并行性等级从低到高可分为：（1）指令内部并行：单条指令中各微操作之间的并行。
（2）指令级并行（Instruction Level Parallelism，ILP）：并行执行两条或两条以上的指令。
（3）线程级并行（Thread Level Parallelism，TLP）：并行执行两个或两个以上的线程，通常是以一个进程内派生的多个线程为调度单位。
（4）任务级或过程级并行：并行执行两个或两个以上的过程或任务（程序段），以子程序或进程为调度单元。
（5）作业或程序级并行：并行执行两个或两个以上的作业或程序。
2.计算机中提高并行性的技术途径有哪三种？（1）时间重叠。
多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设备的各个部分，以加快硬件周转而赢得速度。
（2）资源重复。
通过重复设置资源，尤其是硬件资源，大幅度提高计算机系统的性能。
（3）资源共享。
这是一种软件方法，它使多个任务按一定时间顺序轮流使用同一套硬件设备3.从当前计算机技术来看，CISC结构有什么缺点？（1）CISC结构的指令系统中，各种指令的使用频率相差悬殊。
（2）CISC结构指令系统的复杂性带来了计算机系统结构的复杂性，这不仅增加了研制时间和成本，而且还容易造成设计错误。
（3）CISC结构指令系统的复杂性给VLSI设计增加了很大负担，不利于单片集成。
（4）CISC结构的指令系统中，许多复杂指令需要很复杂的操作，因而运行速度慢。
（5）在CISC结构的指令系统中，由于各条指令的功能不均衡性，不利于采用先进的计算机系统结构技术来提高系统的性能。
4.根据Amdahl定律，系统加速比有哪两个因素决定？系统加速比依赖于两个因素：（1）可改进比例：可改进部分在原系统计算时间中所占的比例。
（2）部件加速比：可改进部分改进以后的性能提高。
5.从处理数据角度，并行性等级由低到高分为哪几级？从处理数据的角度来看，并行性等级从低到高可分为：（1）字串位串：每次只对一个字的一位进行处理。
计算机系统结构
1.2 计算机系统设计技术
1.2.1计算机系统设计的定量原理 1 加快经常性事件的速度 计算机设计中最重要也最广泛采用的设计准则 使经常性事件的处理速度加快能明显提高整个系统的性 能 在CPU中两个数进行相加运算时，相加结果可能出现溢出 现象，也可能无溢出发生，显然经出现的事件是不发 生溢出的情况，而溢出是偶然发生的事件 因此，在设计时应优化不发生溢出的情况，使这个经常 性事件的处理速度尽可能快，而对溢出处理则不必过多 考虑优化。因为发生溢出的概率很小，即使发生了，处 理得慢一些也不会对系统性能产生很大的影响
第2级至第6级由软件实现 由软件实现的机器称为：虚拟机 从学科领域来划分 第0和第1级属于计算机组成与系统结构 第3至第5级是系统软件 第6级是应用软件
tiger September 2008
5
1.1.2计算机系统结构的定义
Amdahl阿姆达尔于1964年在推出IBM360系列计算机时提出 汇编语言程序员所看到的计算机属性，即硬件子系统的概 念结构及其功能特性 研究任务 主要研究软件、硬件功能分配和对软硬件界面的确定
DSn
16
MISD
采用流水结构的计算机，几条指令对同一个数据进行不同的 处理 实际上不存在
DS1
MM1
MM2 MMn
IS1 IS2
CU1
CU2 CUn
IS1 IS2
PU1
PU2 PUn
tiger September 2008
ISn
ISn
DSn
17
MIMD
多处理机 紧密偶合：IBM3081、IBM3084、UNIVAC-1100/80 松散偶合：D-825, Cmmp, Cray-2
计算机体系结构课件
输入输出系统是计算机中用于接收外部输入（如键盘、鼠标、传感器等）和输 出数据（如显示器、打印机、音响等）的硬件设备。输入输出系统的性能和可 靠性对计算机的整体性能和使用体验至关重要。
总线与接口
总结词
总线与接口是计算机中用于连接各个部件并进行通信的通道。
详细描述
总线与接口是计算机中各个部件之间进行通信的通道。总线是连接各个部件的公共通道，而接口则是 连接外部设备和计算机的通道。通过总线与接口，各个部件之间可以相互通信并协同工作，实现计算 机的整体功能。总线与接口的性能和稳定性对计算机的整体性能和使用体验至关重要。
长电池寿命。
扩展功能
03
通过增加输入输出接口、支持多种数据类型等，可以扩展计算
机的功能和应用范围。
计算机体系结构的分类
1 2
按指令集分类
可以分为复杂指令集计算机（CISC）和精简指令 集计算机（RISC）。
按数据类型分类
可以分为固定长度数据和可变长度数据。
3
按寻址方式分类
可以分为直接寻址、间接寻址和基址加变址寻址 等。
03
计算机指令系统
指令集架构
ቤተ መጻሕፍቲ ባይዱ
复杂指令集架构 (CISC)
提供了许多复杂的指令，能够执行各种高级操作。
精简指令集架构 (RISC)
只包含简单的、基本的指令，强调通过并行处理加快执行速度。
超长指令集架构 (VLIW)
通过将多个操作数和操作码放入一个指令，实现并行处理。
指令格式与寻址方式
固定长度的指令格式
可重构计算面临着能效、可扩展性、编程模型等方面的挑 战，如何设计更高效的
THANKS
感谢观看
详细描述
存储器是计算机中用于存储数据和程序的硬件设备。根据存储速度、容量和价格的不同，计算机中存在多种类型 的存储器，如随机存取存储器（RAM）、只读存储器（ROM）、高速缓存（Cache）等。存储器的容量和速度 对计算机的性能有很大的影响。
计算机组成与系统结构第六章答案
第六章中央处理器2. 简单回答下列问题。
（参考答案略）（1）CPU的基本组成和基本功能各是什么？（2）取指令部件的功能是什么？（3）控制器的功能是什么？（4）为什么对存储器按异步方式进行读写时需要WMFC信号？按同步方式访问存储器时，CPU如何实现存储器读写？（5）单周期处理器的CPI是多少？时钟周期如何确定？为什么单周期处理器的性能差？元件在一个指令周期内能否被重复使用？为什么？（6）多周期处理器的设计思想是什么？每条指令的CPI是否相同？为什么在一个指令周期内某个元件可被重复使用？（7）单周期处理器和多周期处理器的控制逻辑设计的差别是什么？（8）硬布线控制器和微程序控制器的特点各是什么？（9）为什么CISC大多用微程序控制器实现，RISC大多用硬布线控制器实现？（10）水平型微指令和垂直型微指令的基本概念和优缺点是什么？（11）CPU检测内部异常和外部中断的方法有什么不同？3. 在书中图6.9中，假定总线传输延迟和ALU运算时间分别是20ps和200ps，寄存器建立时间为10ps，寄存器保持时间为5ps，寄存器的锁存延迟（Clk-to-Q time）为4ps，控制信号的生成延迟（Clk-to-signal time）为7ps，三态门接通时间为3ps，则从当前时钟到达开始算起，完成以下操作的最短时间是多少？（1）将数据从一个寄存器传送到另一个寄存器（2）将程序计数器PC加1参考答案：（1）寄存器的锁存延迟与控制信号的生成延迟的时间重叠，且Clk-to-signal time> Clk-to-Q time，所以完成寄存器传送的时间延迟为：7+3+20+10=40ps。
（2）分两个阶段：PC+1→Z ：7+3+20+200+10=240ps；Z→PC：7+3+20+10==40ps寄存器保持时间用来作为时间约束。
4. 图6.30给出了某CPU内部结构的一部分，MAR和MDR直接连到存储器总线（图中省略）。
计算机体系结构 完整讲义
2021年8月8日星期日
29
一 按采用的基本器件分类
• 计算机的更新换代
– 第一代：电子管计算机 – 第二代：晶体管计算机
硬件设计公理： 越小越快
– 第三代：中小规模集成电路
– 第四代：大或超大规模集成电路
– 第五代：VLSI(甚大规模集成电路)
计算机性能的大幅度提高和更新换代，一方面依靠 器件的不断更新，同时也依赖系统结构的不断改进。
由硬件固件实现——高级语言机器 多处理机系统——由真正微处理机实现 4. 理解计算机体系结构的定义
5. 在一台真正的宿主机上通过模拟或仿真另一台不 同的假想机器——自虚拟技术
1.1.2 系统结构、组成与实现
• 定义与理解 • 三者的相互关系
2021年8月8日星期日
15
计算机系统结构的定义 System Architecture
多指令流单数据流 MISD (Multiple Instruction stream Single Data stream)（较先进的流水线处理机，
如VLIW机）
多指令流多数据流 MIMD (Multiple Instruction stream Multiple Data stream)（多计算机系统）
2021年8月8日星期日
7
从设计人员看到的层次
• 应用程序级 • 高级语言级 • 汇编语言级 • 操作系统级 • 机器语言级 • 微程序控制级 • 硬联逻辑级
用户 高级语言程序员 汇编语言程序员 操作员 机器语言程序员
逻辑程序员 硬件设计员
2021年8月8日星期日
8
翻译(Translation)：先用转换程序将高 一级机器级上的程序整个地变换成低一 级机器级上可运行的等效程序（中间程 序），然后再在低一级机器级上去实现 的技术。
计算机系统的结构与组成.ppt
(4)、I/O的速度
主机I／O的速度，取决于I/O总线的设计。 这对于慢速设备（例如键盘、打印机）关 系不大，但对于高速设备则效果十分明显。 例如对于当前的硬盘，它的外部传输率已 可达20MB／S、4OMB／S以上。
②字长。CPU进行运算和数据处理的最基本、最有效的信 息位长度。PC机的字长，已由8088的准16位(运算用16 位，I／O用8位)发展到现在的32位、64位。
③指令系统的合理性。每种机器都设计了一套指令，一般 均有数十条到上百条，例如：加、浮点加、逻辑与、跳 转……等等，组成了指令系统。
（2）、字长
操作系统的安装及使用
Windows xp操作系统的安装
要点一：在BIOS中将光驱设置为第一启动 项。
进入BIOS的方法随不同BIOS而不同，一 般来说有在开机自检通过后按Del键或者 是F2键等。
要点二：选择系统安装分区
从光驱启动系统后，就会看到如图所示的 Windows XP安装欢迎页面。根据屏幕提 示，按下Enter键来继续进入下一步安装 进程
遭遇停电
现象：显示器，主机，音箱等会在一瞬 间“强行关闭”。
现象分析：这是突然“停电”造成的。 由停电的瞬间产生的电压波动会冲击电 脑硬件的芯片，电路，电阻等。而一旦 停电时您正在进行磁盘读写操作，则有 可能产生坏道，或当你在编写文稿时， 则数据资料就会丢失……
应对之策：配电脑时选配个品牌电源，这样能 最大限度的从电源上减小电压波动对硬件造成 的不良影响。停电后，关闭所有电源，以防下 次来电时显示器和部份ＡＴＸ电源同时启动， 这样会造成对硬件的不良损害。当您用WORD编 辑文稿时，用上WORD的自动保存功能。如果停 电的瞬间恰好您在对磁盘进行操作，建议您下 次开机不要在启动时跳过磁盘检测，检测有无 产生坏道。一旦发现坏道，则用NORTON， PQMAGIC等工具软件来修复或屏蔽坏道。另外， 如果您经济上许可，建议选配一个UPS，为电 脑提供一段时间的断电保护.
计算机系统组成与体系结构
学习指南计算机系统组成与体系结构目录（仅含本课程讲授的第3~10章）第一章-数字逻辑基础（本课程不讲，属于先修课程数字逻辑教学内容）第二章-有限状态机（本课程不讲，属于先修课程数字逻辑教学内容）第三章-指令集结构第四章-计算机组成第五章-寄存器传输语言第六章-硬布线控制设计CPU第七章-微序列控制单元设计第八章-运算方法第九章-存储器结构第十章-输入/输出组成第十一章-精简指令集计算（本课程不讲，属于高级专题，研究生阶段）第十二章-介绍并行处理（本课程不讲，属于高级专题，研究生阶段）第三章-指令集结构本章小结指令集结构构架是微处理器设计的第一步，也是最重要的一步。
指令集结构清楚说明了我们从外部看见的微处理器。
它包括了微处理器可处理的指令集，用户可访问的寄存器，及其与存储器的相互作用。
指令集结构并不能说明处理器如何设计，正是它必须能够做到的。
本章首先描述了不同级别的编程语言和将程序转换成对应级别二进制机器代码的工具，介绍了不同类型的汇编语言指令和其处理的数据格式，然后更详细的讲解汇编语言指令。
这章描述了微处理器可能具有的不同寻址方式和其可能的指令格式。
在上述的前提下开始进行指令集结构的学习较为合适。
这一章分析了设计一个微处理器ISA的指令集和寄存器所需要考虑的因素。
同时探讨了两个微处理器的指令集结构。
第一个是相对简单CPU是为本书教学辅助设计的，它贯穿整个文本用来阐述计算机的设计原则；第二个处理器是实际存在的8085微处理器的指令集结构，虽然并不比当前的微处理器强大，它依旧应用于很多不需太多处理能力的程序中，例如Sojourner，1997年探测火星表面的火星探路者。
学习目标学习本章之后，学生应该能够对需要完成给定任务的处理器设计一个指令集结构。
学生也应该可以基于功能分类指令，正确识别不同寻址模式并生成有效地址。
必备知识本章依赖于第1章的逻辑组件。
该知识是用于…指令集结构用于第4章的计算机系统的设计和第6、7章的CPU设计。
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AND2: AC←AC∧DR
JMP1: PC←DR[5..0] INC1: AC←AC＋1
DRLOAD = FETCH2 ∨ ADD1 ∨ AND1 ACLOAD = ADD2 ∨ AND2
ACINC = INC1
IRLOAD = FETCH3 ◆ ALU的控制输入ALUSEL
• 当ALUSEL=0时，ALU输出的是两个输入的算术和； • 当ALUSEL=1时，那么输出就是输入的逻辑与。
执行周期。
取指令和译码周期的状态图
6.2.4 指令执行
6.2.4.1 ADD指令
CPU必须完成两件事情：
◆ 从存储器中取出一个操作数。 ◆ 将这个操作数和累加器中的值相加，并把结果存
回到累加器中。
ADD1:DR←M ADD2:AC←AC＋DR 6.2.4.2 AND指令 AND1:DR←M
AND2:
连接也可以删除。 4. 总线是8位宽，但是并非所有被传送的数据都是8位 宽；有一些是6位宽，有一个是2位宽。
必须确定哪些寄存器从总线的哪些位上接收和发送 数据。 5. AC必须能够装载AC和DR的和，以及AC和DR的逻 辑与的结果。CPU必须包含一个能够产生这些结果 的ALU。
第四步：修改后的CPU内部组织结构
• 一个计数器：保存当前状态； • 一个译码器：接受当前状态并为每个状态生成单独
的信号；
• 一些组合逻辑：接受单独的状态信号为每一部件生
成控制信号，以及计数器的控制信号。
◆ 一般硬连线控制单元
◆ 对于本CPU，总共有9个状态。因此，需要一个4位
的计数器和一个4-16位的译码器。译码器的输出位
中有7个用不到。
2. 把每个寄存器设计为一个计数器而且能够并行的
装载。
第三步：修改设计 注意如下几点：
1. AR仅仅向存储器提供数据，除此之外不跟任何部件
传送数据。因此，没有必要将它的输出连接到内部总 线上。 2. IR不通过内部总线向任何其他部件提供数据，所以 IR 的输出到内部总线的连接可以删除。
3. AC不向其他任何单元提供数据；因此与内部总线的
要的指令取出来之后，向存储器发一个信号，使存 储器将此指令输出到它的输出引脚，这些引脚与 CPU的D[7..0]相连接。CPU从这些引脚读入数据。
二、取指令周期的状态 FETCH1: AR←PC FETCH2: DR←M，PC←PC＋1
FETCH3: IR←DR[7..6]，AR←DR[5..0]
对AND1和AND2也是一样
3. 根据指令操作码和执行周期的最大状态数量来指派 执行周期的第一个状态。用操作码产生计数器的数 据输入，并用计数器的LD输入使之达到合适的执 行周期。 实质：实现从操作码到执行周期的一种映射。
◆ 为了装入正确执行周期的地址，控制单元必须完
成两件事情。
▲ 必须能够将正确的执行周期的第一个状态
(微序列控制或微程序控制)
6.1 CPU的设计规范
1．设计CPU的步骤
◆ 确定它的用途
关键：使CPU的处理能力和它所执行的任务匹配。
◆ 设计指令集结构 ◆ 设计状态图(CPU就是一个复杂的有限状态机)
• 列出在每个状态中执行的微操作 • 从一个状态转移到另外一个状态的条件
◆ 设计必要的数据通路和控制逻辑，实现这个
AC←AC ＋ DR ； AC←AC∧DR ； AC←AC＋1
6.2.6 非常简单ALU的设计
1．ALU完成两个功能
◆ 将两个输入相加
◆ 将两个输入相与
2．设计方法
◆ 创建两个单独的硬件来实现每个功能，
加法：用标准的8位并行加法器
逻辑与：用8个2位与门
◆ 使用一个多路选择器从两个结果中选择一
个输出
源的寄存器从多个可能的输入中选择一个。可是，随着
CPU复杂度的增加，这种方案将变得不现实。 2．在CPU的内部创建一条总线。在各个部件之间使用总 线传递数据。
三、设计数据通路
第一步：把每个部件都连接到系统总线上
第二步：决定每个部件应该完成的功能
◆ 将操作重新分组
分组的依据：他们所修改的寄存器。 AR: AR←PC；AR←DR[5..0]
◆ CLR则用来从每一个执行周期的末尾返回到取指令
周期，这可能发生在ADD2，AND2，JMP1和INC1
状态。
◆ LD信号在每个取指令周期的末尾FETCH3状态中
发出。 三、控制单元部分电路图
四、组合形成控制AR，PC，DR，IR，M，ALU以及缓冲 器的控制信号。
◆ 首先考虑AR寄存器，它是在状态FETCH1
JMP
10AAAAAA
GOTO AAAAAA
INC
11XXXXXX
AC←AC＋1
4．寄存器
•
• • •
一个6位的地址寄存器AR：它通过A[5..0]向存储 器提供地址。 一个6位的程序计数器PC：它包含下一条将被执
行指令的地址。
一个8位的数据寄存器DR：它通过D[5..0]从存储 器接收指令和数据。 一个2位的指令寄存器IR：它用来存放从存储器中 取回的指令的操作码部分。
一个CPU仅仅就是一个复杂的有限状态机。 设计CPU的途径：
• 设计CPU的状态图。 • 设计必要的数据通路和控制逻辑，以便实现这个
有限状态机，最终实现这个CPU。
6.2.2 从存储器中取指令
一、从存储器中取出指令的操作序列 1. 将地址放在地址引脚A[5..0]上，把地址送给 存储器。
2. 在给存储器足够的时间处理内部译码并将需
的地址放到计数器的输入上。
▲ 必须发出计数器的LD信号。
◆ 如何构造映射函数？
计数器的输入是IR值的一个函数。
目标：使这个函数越简单越好。 一个可能的映射：10IR[1..0]
▲ 如果IR=00，那么计数器的输入就是1000； ▲ 当IR=01，则输入为1001，
以此类推。
非常简单CPU的指令，第一状态，以及操作码 指令 第一状态 IR
◆ 实现PC加1的两种方案
• 在取指令周期（易与实现） • 在执行周期
三、取指令周期的状态图
6.2.3 指令译码
◆ 当CPU把一条指令从存储器中取出来之后，它
必须判断所取的是哪种指令，从而可以调用正确的 执行周期。
◆ 在状态图中，此过程表示为一系列的从取指令
周期结束到各个执行周期之间的分支。
◆ 对于本CPU，有四条指令，因此有四个不同的
（AR←PC）和FETCH3（AR←DR[5..0]） 期间装载 的。通过将这两个状态信号进行逻辑OR操作，CPU 就为AR产生了LD信号。 ARLOAD = FETCH1 ∨ FETCH3
为PC，DR，AC以及IR创建如下的控制信号：
PCLOAD = JMP1 PCINC = FETCH2
FETCH1: AR←PC FETCH2: DR←M， PC←PC＋1 FETCH3: IR←DR[7..6]， A R←DR[5..0] ADD1: DR←M ADD2: AC←AC＋DR AND1: DR←M
3．电路图
ALU
6.2.7 用硬布线逻辑设计控制单元
控制单元：产生控制信号，从而使所有的操作能 以正确的顺序执行。 设计控制单元有两种主要的方法：
▲ 硬连线控制：使用时序逻辑和组合逻辑产生控制信号。
▲ 微程序控制（或微序列控制）：使用存储器查表方式
来输出控制信号。 本章重点：硬连线控制方法
◆ 简单的控制单元包括三个部分
6.2.1 非常简单CPU的设计规范
1．64字节的存储空间，每个字节是8位。 6位宽的地址：A[5..0]
存储器的8位值：D[7..0]
2．一个程序员可以访问的寄存器AC（8位累加器） 3．指令集（4条指令）
指令
指令码
操作
ADD
00AAAAAA
AC←AC＋M[AAAAAA]
AND
01AAAAAA
AC←AC∧M[AAAAAA]
把ALUSEL设置为AND2，就能保证当CPU执行
ADD或AND指令时，有正确的结果从ALU流向AC。
◆ 产生缓冲器的有效信号
例如： DR寄存器 在FETCH3（IR←DR[7..6]，AR←DR[5..0]）， ADD2（AC←AC+DR），
AND2（AC←AC∧DR）
以及JMP1（PC←DR[5..0]）的时候，DR的内容必须 放到总线上。将这些状态值进行逻辑或，就能够得到 DRBUS信号。
AC←AC∧DR
6.2.4.3
JMP指令 PC←DR[5..0]
JMP1:
另外一种选择 ；PC←AR 6.2.4.4 INC指令
INC1:
AC←AC+1
◆ 本CPU的状态图
包括了取指、译码和执行周期。
6.2.5 建立所需的数据通路
考察存在哪些数据传送从而设计CPU的内部数据通路。 一、与CPU的每个状态相关联的操作
FETCH1: AR←PC
FETCH2: DR←M，PC←PC＋1 FETCH3: IR←DR[7..6]，AR←DR[5..0] ADD1: DR←M ADD2: AC←AC＋DR
AND1: DR←M
AND2: AC←AC∧DR JMP1: PC←DR[5..0]
INC1: AC←AC＋1
二、设计数据通路的两种不同方案 1．在所有需要传送数据的部件之间创建一条直接通路。 可以使用多路选择器或者缓冲器为那些有多个数据
这个过程也可以用于产生其它缓冲器的控制信号： MEMBUS = FETCH2 ∨ ADD1 ∨ AND1
PCBUS = FETCH1
◆ 产生一个READ信号
该信号从CPU输出，并要求存储器输出它读到的数据。 READ = FETCH2 ∨ ADD1 ∨ AND1 五、控制单元中用来产生这些控制信号的部分电路图