取样定理的证明及其应用

取样定理及其应用
测控五班穆可汗
学号：3013-202-136
引言：
取样定理论述了在一定条件下，一个连续信号完全可以用离散样本值表示、这些样本值包含了该连续信号的全部信息，利用这些样本值可以恢复原信号、可以说，取样定理在连续信号与离散信号之间架起了一座桥梁、为其互为转换提供了理论依据。

所谓“取样”就是利用取样脉冲序列s(t)从连续信号f(t)中“抽取”一系列离散样本值的过程、这样得到的离散信号称为取样信号fs(t) 、它是对信号进行数字处理的第一个环节。

一、定理证明：
设的频谱为离散信号x(n)的频谱为，由连续信号傅立叶变换和序列傅立叶变换可知：
在(1)式中令t=nT (T为时域取样周期,取样频率fs=1/T),可得：
对(3)式作变量代换，令，可得：
令对(4)整理可得，
对比(2)式和(5)式可得
上式给出了连续信号频谱与离散信号频谱的关系式从中可以看出，由连续信号的频谱可以通过以下两步得到离散信号的频谱：第一步，对连续信号的频谱进行换元、水平轴上的尺度展缩，信号的最高角频率由变化到；第二步，对频谱图以2π的整数倍为间隔进行平移，然后进行叠加，其幅值变为原来的1/T。

由以上过程可知，只要，即原连续信号的最高频率，则频谱平移叠加后不会发生频谱的混叠，可以无失真地换原出原连续信号，取样定理得证。

二、取样定理的应用：基于带通取样定理的高速数据采集系统的硬件电路设计
数据采集是获得信息的一种基本手段。

随着信息科学技术的迅速发展，它已经成为信息领域中不可缺少的部分。

随着科技的不断进步，人们对数据采集系统的要求也越来越高，不仅要求取样的精度高，数据转换速度快，还要求具有抗干扰能力。

高速数据采集系统主要包括几个部分: 前端调理电路，高zzz速ADC，时钟电路，微处理器以及电源等组成。

文中提出一种以NiosⅡ为核心控制器，基于带通取样的高速数据采集系统，并设计了系统中各个部分的硬件电路。

1.信号前端处理电路
运用带通取样定理进行数据采集时为了防止引起信号混叠，可以采用抗混叠滤波器来解决，即在取样前先进行滤波，得到想要的带通信号，再进行取样，所以在信号前端处理电路中要采用抗混叠滤波器进行滤波处理。

一般情况下，抗混叠滤波器是低通滤波器。

最简单就是一阶RC 低通滤波器。

如果在一级RC 低通滤波器电路的输出端再加1 个电压跟随器，使之与负载很好的隔离开，就构成了1 个简单的一阶有源低通滤波器。

系统采用的是四阶巴特沃斯低通滤波电路，其电路图如下图所示。

2. 高速ADC 采样电路
ADC 选用一款高速A/D 转换芯片ADC08D1000。

该芯片是具有双通道结构，低功耗，高速8 位A/D 转换芯片，单通道的最高取样率达到1. 3 Gsps，在500 MHz 信号输入的情况下实际有效位数是7. 4 位。

该芯片采用1. 9 V 供电，满负荷工作的时候功耗为1. 6 W 左右。

芯片内部集成了1 ∶ 2 的DMUX( Demultiplexer)能够将ADC 采集到的数据暂时缓存一个周期，然后和下一个周期取样的数据一起输出，所以这样数据输出的传输速率就会减小一半，形成4 路500 Mbps 的8 位并行数据输出。

它还可以进行双边沿取样( DES) ，增益调节，自校正等。

由于ADC 的取样信号输入为差分方式，所以在信号进入ADC08D1000 前，要将信号经过差分放大器( AD8132) 将其转换为差分信号，这时需要保持ADC 的共模输出电压Vcom 和差分放大器AD8132 的共模输出电压一致。

其电路图如下图所示。

3.高速ADC 采样电路
A/D 转换器的精度越高，输入频率越高，则时钟抖动限制的信噪比将占主要因素。

A/D 转换器的信噪比和模拟输入频率时钟信号的时序准确性可以直接影响ADC 的动态特性，为减少这种影响，ADC 的时钟必须具有非常低的时序抖动或者相位噪声。

所以高质量的时钟源是保证ADC 系统精度的关键。

在器件的选择上尤其要关注芯片引入的抖动，根据抖动和ADC信噪比的关系:
式中: σT为总抖动; σclk为取样时钟的抖动; σaperture为ADC 的孔径抖动; fin 为输入信号频率。

取样时钟的抖动和信噪比的关系可以由下式导出:
当ADC08D1000 工作在取样频率1 GHz，输入信号为允许最高频率时，若要达到44 dB 的SNR 设计指标，就要求此时的时钟抖动小于15 ps．所以在器件选取的电路的设计上，必须严格分析器件的抖动，以保证整个时钟路劲引入的总抖动小于15ps．系统采用ICS8430 － 61 专用时钟芯片产生时钟信号。

ICS8430 － 61 专用时钟芯片是把锁相环，VCO，环路
滤波等电路集中在1 个芯片上，通过简单的数字控制信号就可以产生各种不同频率的时钟信号。

它的外围只需要1 个晶振，输出频率范围为20 ～ 500 MHz，时钟抖动过得最大值为6 ps．EP3C40 是CycloneⅢ系列中一款低成本的FPGA．它内部有4 个锁相环， 39600 个逻辑单元，1134 Kbit 的存储器， 126 个乘法器， 20 个全局时钟网络。

FPGA 外围电路设计主要是配置电路的设计。

根据系统调试和下载的需要，系统选择的配置方式是AS 和JTAG 两种方式。

AS 方式是由目标FPGA 来输出控制和同步信号给串行配置芯片，在配置芯片收到命令后，就把配置数据发送到FPGA，完成配置过程。

根据对系统设计使用的逻辑资源进行估计后，选择EPCS16 作为系统的串行配置芯片。

绝大多数的FPGA 都支持由JTAG 口进行配置。

4.电源模块电路设计
高速数据采集系统中使用的电压时5V，但是系统中各种芯片所需要的电压都不相同，所以需要做电压变换。

直流电压变换的方法有两种: 一种是用线性稳压电源( LDO) 来降压; 一种是利用DC－DC开关电源来变换直流电压。

由于开关电源的效率相对比较高，而且效率不随输入电压的升高而降低，电源通常不需要散热器，体积较小，因此系统中采用DC －DC 开关电源来转换直流电压。

B 传输模块电路设计
USB 接口是一种重要的计算机外设接口，它支持热拔插和即插即用，使用很方便。

USB2.0 的数据传输速率高达480Mbps，可以实现计算机与多个外设设备的简单，高速互联。

选用EZ － USB FX2 系列的自能USB 芯片CY7C68013。

它内部包括1 个增强型8051 处理器，1 个串行接口引擎( SIE) ，1 个USB 收发器， 8.5 片上RAM，4KB FIFO 存储器和1 个通用可编程接口( GPIF) ［5］。

CY7C68013 与FPGA 的连接如下图所示。

6.小结：
文中介绍了取样定理证明，并在此基础上将带通取样运用在高速数据采集系统，使用带通取样定理技术时可采用比传统技术低得多的取样率，这意味着数据采集性能的提高及功耗和成本的降低。

同时还介绍了高速数据采集系统的硬件电路设计方案，为了获得高质量的时钟信号，还对ADC 芯片的抖动和信噪比做了详细的探讨。

参考文献:
［1］李刚，程立君，林凌．高精度数据采集中抗混叠滤波器的设计．国外电子元器件，2007( 8) : 30 － 38．
［2］程佩青．数字信号处理教程． 2 版．北京: 清华大学出版社，2003: 33－ 39．［3］金燕，王明，葛远香．基于FPGA 的抗混叠FIR 数字滤波器的设计与实现．浙江工业大学学报，2010，28( 2) : 192 － 196．
［4］李朋勃，张洪平．基于FPGA 和USB2． 0 的高速数据采集系统．单片机与嵌入式系统应用， 2009( 9) : 32 － 35．
［5］谭安菊，龚彬． USB2． 0 控制器CY7C68013 与FPGA 接口的Verilog HDL实现．电子工程师，2007，33( 7) : 52 － 55．。