四舍五入判别电路

.四舍五入判别电路设计一个四舍五入判别电路，其输入为8421BCD 码，要求当输大于或等于5时，判别电路输出为1，反之为0。

参考原理图：四舍五入判别电路AHDL 硬件描述语言输入SUBDESIGN t3_1(d0,d1,d2,d3:INPUT;out: OUTPUT;)BEGINIF( (d3,d2,d1,d0) >= 5 ) THENout=VCC;ELSEout=GND;END IF;END;优先权排队电路设计一个优先权排队电路，其框图如下：排队顺序：要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。

参考原理图：优先权排队电路AHDL 文本源程序A=1最高优先级 B=1 次高优先级 C=1 最低优先级SUBDESIGN t3_3(a,b,c:INPUT;a_out,b_out,c_out: OUTPUT;)BEGINIF a THENa_out=VCC;b_out=GND;c_out=GND;ELSIF b THENa_out=GND;b_out=VCC;c_out=GND;ELSIF c THENa_out=GND;b_out=GND;c_out=VCC;ELSEa_out=GND;b_out=GND;c_out=GND;END IF;END;报告要求：1、采用原理图输入法和文本输入法编程2、详细论述实验步骤（用截图方式）3、要有实验波形图。

4、设计输入法的优劣心得。

eda讲义——7个的

实验一 maxplusII 软件的初步使用（图形的设计）一、实验目的：1、初步掌握Max+PlusII 软件的基本操作与应用。

2、初步了解可编程器件的设计全过程。

二、实验仪器： 1. 电脑一台 2. 实验箱一个三、实验内容：（一）设计输入：１、软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.1 BASELINE ”，打开“”MaxplusII 软件，如图1.1-1所示。

２、启动File\New 菜单，弹出设计输入选择窗口，如图1.1-2所示：３、选择Graphic Editor File ，单击OK ，打开原理图编辑器，进入原理图设计输入电路编辑状态。

如图1.1-3所示。

４、设计输入1）放置一个器件在原理图上 01.1-4图1.1-1图1.1-2图1.1-3 图1.1-4b 、在光标处输入元件名称（如：input ，output ，and2，and3，nand2，or2，not ，xor ，dff 等）或用鼠标点击库元件，按下OK 即可。

c 、如果安放相同的元件，只要按住Ctrl 键，同时用鼠标按左键拖动该元件复制即可。

d 、一个完整的电路包括：输入端口input 、电路元件集合、输出端口output 。

e 、图1.1-5为３-８译码器元件安放结果。

２）添加连线到器件的引脚上：把鼠标移到元件引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。

３-８译码器原理图连线后如图1.1-6所示。

３）标记输入／输出端口属性分别双击输入端口的“PINNAME ”，当变成黑色时，即可输入标记符并回车确认；输出端口标记方法类似。

本译码器的三输入端分别标记为：A 、B 、C ；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、D7。

如图1.1-7所示。

４）保存原理图单击保存按钮图表，对于新建文件，出现类似文件管理器图框，请选择保存路径/文件名称保存原理图，原理图的扩展名为.gdf ，本实验中取名为test1.gdf 。

EDA技术与Verilog_HDL(潘松)第6章习题答案

6-1 在Verilog设计中，给时序电路清零（复位）有两种不同方法，它们是什么，如何实现？答：同步清零、异步清零，在过程语句敏感信号表中的逻辑表述posedge CLK用于指明正向跳变，或negedge用于指明负向跳变实现6-2 哪一种复位方法必须将复位信号放在敏感信号表中？给出这两种电路的Verilog 描述。

答：异步复位必须将复位信号放在敏感信号表中。

同步清零：always @(posedge CLK) //CLK上升沿启动Q<=D; //当CLK有升沿时D被锁入Q异步清零：always @(posedge CLK or negedge RST) begin //块开始if(!RST)Q<=0; //如果RST=0条件成立，Q被清0else if(EN) Q<=D;//在CLK上升沿处，EN=1，则执行赋值语句end//块结束6-3 用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。

module Statistics8(sum,A); output[3:0]sum;input[7:0] A;reg[3:0] sum;integer i;always @(A)beginsum=0;for(i=0;i<=8;i=i+1) //for 语句if(A[i]) sum=sum+1;else sum=sum;endendmodule module Statistics8(sum,A); parameter S=4;output[3:0]sum;input[7:0] A;reg[3:0] sum;reg[2*S:1]TA;integer i;always @(A)beginTA=A; sum=0;repeat(2*S)beginif(TA[1])sum=sum+1;TA=TA>>1;endendendmodulerepeat循环语句for循环语句module Statistics8(sum,A);parameter S=8;output[3:0]sum;input[7:0] A;reg[S:1] AT;reg[3:0] sum;reg[S:0] CT;always @(A) beginAT={{S{1'b0}},A}; sum=0; CT=S;while(CT>0) beginif(AT[1])sum=sum+1;else sum=sum;begin CT= CT-1; AT=AT>>1; end end endendmodule6-3 用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。

EDA实验程序汇总

实验二组合逻辑电路设计（一）设计一个四舍五入判别电路，其输入为842lBCD码，要求当输入大于或等于5时判别电路输为l，反之为0。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ZQF ISPORT(A:IN UNSIGNED (3 DOWNTO 0);BCD0,BCD1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);SEVEN0,SEVEN1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ZQF ;ARCHITECTURE A OF ZQF ISSIGNAL XC:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(A)BEGINIF A<10 THENBCD1<="0000";BCD0<=STD_LOGIC_VECTOR(A);SEVEN1<="0111111";XC<=STD_LOGIC_VECTOR(A);ELSEBCD1<="0001";BCD0<=A-10;SEVEN1<="0000110";XC<=STD_LOGIC_VECTOR(A)-10;END IF;END PROCESS;SEVEN_SEGMENT:BLOCKBEGINSEVEN0<="0111111" WHEN XC="0000" ELSE"0000110" WHEN XC="0001" ELSE"1011011" WHEN XC="0010" ELSE"1001111" WHEN XC="0011" ELSE"1100110" WHEN XC="0100" ELSE"1101101" WHEN XC="0101" ELSE"1111101" WHEN XC="0110" ELSE"0000111" WHEN XC="0111" ELSE"1111111" WHEN XC="1000" ELSE"1101111" WHEN XC="1001" ELSE"0000000";END BLOCK SEVEN_SEGMENT;END A;实验五英语字母显示电路LIBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.STD_LOGIC_ARITH.ALL;use ieee.std_logic_unsigned.all;----------------------------------------------------entity zimum isport(clk: in std_logic;ledag:out std_logic_vector(6 downto 0));end zimum;architecture behave of zimum issignal clk1khzs: std_logic;signal charcnt: std_logic;signal cnt: integer range 0 to 7 :=0;BEGINprocess(clk)variable clknum:integer range 0 to 1999999 :=0;beginif clk'event and clk='1' thenif clknum=1999999 then clknum:=0;clk1khzs<= not clk1khzs; -----1s else clknum:=clknum+1;end if;end if;end process;process(clk1khzs)beginif clk1khzs'event and clk1khzs='1' thenif cnt=7 then cnt<=0;else cnt<=cnt+1;end if;end if;end process;process(cnt)begincase cnt iswhen 0=>ledag<="0110111"; ------Hwhen 1=>ledag<="1001111"; ------Ewhen 2=>ledag<="0001110"; ------Lwhen 3=>ledag<="0001110"; ------Lwhen 4=>ledag<="1001110"; ------Cwhen 5=>ledag<="1100111"; ------Pwhen 6=>ledag<="0001110"; ------Lwhen 7=>ledag<="1111101"; ------Dwhen others=>null;END CASE;end process;END ARCHITECTURE BEHAVE;实验九异步计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DFF_4ISPORT (CLK,KEY,RESET:IN STD_LOGIC;Q:BUFFER STD_LOGIC_VECTOR(0 TO 3));END DFF_4;ARCHITECTURE BEHAVE OF DFF_4ISCOMPONENT D_FFPORT(CLK,D,RESET:IN STD_LOGIC;Q,QN:OUT STD_LOGIC);END COMPONENT;SIGNAL KEY_FLAG:STD_LOGIC;SIGNAL CLK20HZ:STD_LOGIC;SIGNAL QN:STD_LOGIC_VECTOR(0 TO 3);SIGNAL CNT:STD_LOGIC;BEGINPROCESS(CLK)VARIABLE CLKNUM:INTEGER RANGE 0 TO 99999 :=0;BEGINIF CLK'EVENT AND CLK='1' THENIF CLKNUM=99999 THEN CLKNUM:=0;CLK20HZ<=NOT CLK20HZ;ELSE CLKNUM:=CLKNUM+1;END IF;END IF;END PROCESS;PROCESS(CLK20HZ)BEGINIF CLK20HZ'EVENT AND CLK20HZ='1' THENIF KEY='1' AND KEY_FLAG='0' THENKEY_FLAG<='1';ELSIF KEY='0' AND KEY_FLAG='1' THENKEY_FLAG<='0';END IF;END IF;END PROCESS;DFF1:D_FF PORT MAP(KEY_FLAG,QN(0),RESET,Q(0),QN(0));DFFX:FOR I IN 1 TO 3 GENERATEDFF2TO4: D_FF PORT MAP(QN(I-1),QN(I),RESET,Q(I),QN(I));END GENERATE;END BEHAVE;例化：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_FF ISPORT(CLK,D,RESET:IN STD_LOGIC;Q,QN:OUT STD_LOGIC);END ENTITY;ARCHITECTURE BEHAVE OF D_FF ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS(CLK,RESET)BEGINIF RESET='1' THENQ1<='0';ELSIF CLK'EVENT AND CLK='1' THENQ1<=D;END IF;Q<=Q1;QN<=NOT Q1;END PROCESS;END BEHAVE;实验十九频率计1、设计一个3位十进制频率计，其测量范围为lMHz。

FPGA实验报告

南京理工大学泰州科技学院FPGA系统设计实验报告教材名称：FPGA系统设计与应用开发指导教师：周莉莉实验室：4401学院（系）：电子电气工程学院专业班级：10电信（1）班姓名：周根生朱守超学号：1002040149 1002040150实验学期：2013-2014学年第一学期总评成绩：教师签字：南京理工大学泰州科技学院FPGA系统设计实验报告目录实验一Max+plusII原理图设计输入 (1)实验二简单逻辑电路设计与仿真 (6)实验三组合逻辑电路设计（一） (11)实验四组合逻辑电路设计（二） (16)实验五有限状态机的设计 (26)实验六数字频率计 (32)南京理工大学泰州科技学院FPGA系统设计实验报告课程： FPGA系统设计班级：10电信1班姓名：周根生朱守超学号：10020401491002040150指导教师：周莉莉实验日期：实验题目：Max+plusII原理图设计输入成绩：一、设计任务采用原理图设计输入法，设计一个具有四舍五入功能的电路，其输入为4位二进制数，要求输入大于或等于0101时，电路输出为高电平，小于0101时电路输出为低电平。

二、设计过程根据设计要求列出四舍五入的真值表，如图1.1所示。

图1.1 四舍五入真值表由图1.1可得化简的表达式为OUT=A+BD+BC,由逻辑表达式可知，要设计的电路图有四个输入端（A,B,C,D）和一个输出端OUT,整个电路由两个2输入端的与门和一个3输入的或门组成。

启动MAX+plusII，新建Graphic Editor file文件，后缀为.gdf。

在编辑界面空白处双击左键，出现输入元件对话框如图1.2所示，在Symbol Name栏中直接输入元件的符号名OK，输入端（input）,输出端（output）,连接电路如图1.3所示。

图1.2 操作图1.3 原理图芯片型号选择单击Assign，选择Device，如图1.4所示。

图1.4 型号引脚命名双击PIN_NAME,使其变黑后输入引脚名，并保存文件然后编译，如图1.5所示。

《EDA技术及应用》实验指导书

实验一组合逻辑器件设计一、实验目的1、通过一个简单的3－8译码器的设计,掌握组合逻辑电路的设计方法。

2、掌握组合逻辑电路的静态测试方法。

3、初步了解QUARTUS II原理图输入设计的全过程。

二、实验主要仪器与设备1、输入：DIP拨码开关3位。

2、输出：LED灯。

3、主芯片：EP1K10TC100－3。

三、实验内容及原理三-八译码器即三输入，八输出。

输出与输入之间的对应关系如表1-1-1所示。

表1-1 三-八译码器真值表四、预习要求做实验前必须认真复习数字电路中组合逻辑电路设计的相关内容（编码器、译码器）。

五、实验步骤1、利用原理图设计输入法画图1-1-1。

2、选择芯片ACEX1K EP1K10TC100-3。

3、编译。

4、时序仿真。

5、管脚分配，并再次编译。

6、实验连线。

7、编程下载，观察实验结果。

图1-1 三-八译码器原理图六、实验连线用拨码开关的低三位代表译码器的输入（A，B，C），将之与EP1K10TC100-3的管脚相连；用LED灯来表示译码器的输出（D0～D7），将之与EP1K10TC100-3芯片的管脚相连。

拨动拨档开关，可以观察发光二极管与输入状态的对应关系同真值表中所描述的情况是一致的。

七、实验结果八、思考题在输入端加入使能端后应如何设计？附：用硬件描述语言完成译码器的设计：：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY T2 ISPORT(A: IN STD_LOGIC_VECTOR(2 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END T2;ARCHITECTURE A OF T2 ISBEGINWITH A SELECTY <= "00000001" WHEN "000","00000010" WHEN "001","00000100" WHEN "010","00001000" WHEN "011","00010000" WHEN "100","00100000" WHEN "101","01000000" WHEN "110","10000000" WHEN OTHERS;END A;实验二组合电路设计一、实验目的1、掌握组合逻辑电路的设计方法。

第6章 Verilog HDL设计进阶习题

15
1CLK7476N 1K ~1Q ~1CLR 14
U3A 7400N
3
V1 100 Hz 5V J1
10 9 2 7 6 5 4 3
74194N
9 QD QC QB QA 12 13 14 15 11 13 14 15 16 17 18 19 20 21 22 23 1 2 3 4 5 6 7 8 G D C B A
//Verilog设计一个4位4输入最大数值检测电路 module Maximum_value_detection(Mostlarge,a,b,c,d);//4位 4输入最大数值检测电路 output [3:0] Mostlarge; input [3:0] a,b,c,d; wire[3:0]sum1,sum2,sum3;
习
CP 1 2 3 4 5 6 QD(A2) QC(D4、~D5) 0 0 0 1 1 1 1 1 1 0 ~0 0 QB(A1) 0 1 1 0 0 1
题
QA(A0、D7) 1 0 1 0 1 0 D D1 D2 D3 D4 D5 D6 F 0 1 0 0 1 0
7
8 9 10 11
1
1 1 1 1
U1
74150N
Key = Space
XSC1
Ext Trig + _ A + _ + B _
U5A 7404N
E15 E14 E13 E12 E11 E10 E9 E8 E7 E6 E5 E4 E3 E2 E1 E0
0
1 ~1 1 1
1
0 0 1 1
1
0 1 0 1
D7
D4 D5 D6 D7
1
1 0 0 1
VDD 5V U2 U1A 74S04D

数字电路王秀敏第五章课后习题答案

110001111001BC A111100110001111001BCA111100[题5.1] 分析如图所示组合电路，写出输出Y 的逻辑函数式，列出真值表，说明逻辑功能。

解：该电路是由３线－８线译码器74138LS 和一个与门构成的。

使能端3211,0S S S ===时，译码器处于译码状态。

070707Y Y Y m m m m AB AC BC =⋅=⋅=+=++或Y AC BC AB =++该电路是一个不一致电路，即当,,A B C 相同时，Y为０；,,A B C 不同时，Y 为１。

[题5.2] 分析如图电路的逻辑功能。

其中0123,,,S S S S 为控制输入端（或称使能端），写出输出的逻辑函数式，列出真值表，说明Y 与A ，B 的逻辑关系。

Y真值表23AB Y解：0123Y ABS ABS BS BS A =+⊕++[题5.5]试用与非门设计一个水坝水位控制器。

如图为水坝水位示意图。

A,B 为两个电极，当电极被水浸没时，会有输出信号。

如果水面在A 以下为正常状态，绿灯亮；水面在A 、B 间为异常状态，黄灯亮；水面在B 以上为危险状态，红灯亮。

解：（１）列真值表。

根据题意，该控制器有两个输入A,B ；三个输出,,G Y R ，G 代表绿灯，Y 代表黄灯，R代表红灯。

输入变量：水在电极之上，用１表示，水在电极之下，用０表示。

输出变量：１表示灯亮，０表示灯灭。

列出真制表。

（２）化简 G A = Y AB = R B =（3）逻辑图真值表B A B + 1 1 A BA BC00011110011010101A BC 00011110010111100[题5.8] 某学校有三个实验室，每个实验室各需2kW 电力。

这三个实验室由两台发电机组供电，一台是2kW ，另一台是4kW 。

三个实验室有时可能不同时工作，试设计一逻辑电路，使资源合理分配。

解：（1）列真值表设输入变量为A 、B 、C 表示三个实验室，工作为1，不工作为0；设输出变量为1Y 、2Y ，分别表示2kW ，4kW 的发电机，启动为1，不启动为0。

EWB教程

小电容(CAP)：RAD0.1
电解电容：RB.2/.4
二极管：DIODE0.4 or 0805
LM7805CK：TO220 or T0126
J2/FORM8031：DB15/F
CB1：SIP14 or SIP16
JP2：POWER4
2、实验电路图和步骤
（1）实验原理图
如图 3.1 所示电路图原理图，设置电气检验规则，产生 ERC 报表，然后生成网络表，元器件列表和交叉
图 8.1 四舍五入判别参考电路
2、用 VHDL 语言设计四个开关控制一盏灯的逻辑电路，要求改变任意开关的状态能够引起灯亮灭状态的改变。（即任一开关的合断改变原来灯亮灭的状态，参考电路原理图如图 8.2 所示。）
图 8.1 灯控参考电路
3、用 VHDL 语言设计一个优先排队电路（参考电路原理图如图 8.3 所示），其中：A=1，最高优先级； B=1，次高优先级；C=1，最低优先级。要求输出端最多只能有一端为“１”，即只能是优先级较高的输入端所对应的输出端为“１”。
二、实验内容
1、新建一个设计工程； 2、输入并连接如图 7.1 所示原理图；
图 7.1 38 译码器原理图
3、选择目标器件（EP1C3ATC14410）； 4、编译与适配； 5、波形文件输入与设定，功能仿真与验证； 6、管脚锁定； 7、器件编程下载； 8、硬件测试； 9、采用 VHDL 语言描述以上 38 译码器，并重复以上 48 项； 9、自行设计纪录方式，完成实验报告
三、实验研究与思考
1、按实验各项要求，打印仿真波形和曲线图。 2、讨论电路参数对频率特性的影响。
2
实验二 EWB 的使用及其数字电路实验
一、实验目的

EDA实验报告含结果图

EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。

2、熟悉EDA-IV实验箱。

3、熟悉EDA开发的基本流程。

二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。

三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。

四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。

实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。

表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。

四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3 downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。

EDA技术的项目3 组合逻辑电路

举重裁判表决电路真值表
由真值表化简得到逻辑关系： Y =AB +AC
2．任务实施
完成举重裁判表决电路的文本编辑：
ENTITY biaojue IS PORT ( a,b,c: IN BIT;
y : OUT BIT ); END ENTITY;
ARCHITECTURE behav OF biaojue IS BEGIN Y<= (A AND B) OR (A AND C); END ARCHITECTURE;
项目3 组合逻辑电路
一．任务1：四舍五入判别电路
1．任务分析
组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）
传统组合逻辑电路的设计方法：
电路功能描述
真值表
逻辑表达式或卡诺图
最简与或表达
式
逻辑电路图
逻辑变换
以四舍五入判别电路为例：
电路基本功能：其输入为8421BCD码，要求当输入大于或等于５时，判别电路输出为１，反之为０。
二．任务2：举重裁判表决电路
1．任务分析
设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。
设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。
仿真测试
在开发系统上进行硬件测试 : 主芯片MAX3000A/EPM3064ALC44-4； 3个拨码开关； 1个LED。
四舍五入判别电路真值表
D
C
B
A
Y
D
C
B
A
Y

(2011.5.1)实验一四舍五入判决器

(2011.5.1)（四舍五入判决器）MAXPLUSIIQUARTUSII入门实验.doc一、实验目的1、让学生熟练掌握组合逻辑电路的设计方法和相关软件的使用；2、加深CPLD设计的全过程。

二、实验设备ZYE1502C型实验箱三、内容要求设计一个四舍五入判别电路，其输入为8421BCD码，要求当使能无效的时候，判别电路不工作。

当使能有效时，输入大或等于5时，判别电路输出为红灯亮，小于5时，判别电路输出为绿灯亮。

当大于等于10要两个灯都亮。

四、实验步骤（以下各个实验步骤均相同，可省略）1、输入；2、编译；3、仿真；4、下载；5、连线。

（1）四个拨位开关（在P1、P2处选择）连接D3、D2、D1、D0信号所对应的管脚。

输出信号管脚接任LED灯。

（2）依次变更D3、D2、D1、D0输入，观测输出LED的变化。

五、实验报告1、论述实验过程和步骤；2、填写正确的实验结果。

六、实验小结。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.All;ENTITY FourFive ISPORT(En : IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0);Four,Five : OUT STD_LOGIC);END FourFive;--FourFive 四舍五入判别器/大小判别器--En:使能端，高电平有效。

无效时，Four/Five输出00--DATA:需要四舍五入数据输入端，4位BCD8421码--Four(绿灯)，Five(红灯)：DATA OUT--Function：--En DATA Four Five--0 X 0 0--1 0to4 1 0--1 5to9 0 1--1 10to16 1 1ARCHITECTURE one OF FourFive ISBEGINPROCESS(En,DATA)BEGINIF En='0' THEN Four<='0';Five<='0';ELSE IF DATA<"0101" THEN Four<='1';Five<='0';ELSIF DATA<"1010" THEN Four<='0';Five<='1';ELSE Four<='1';Five<='1';END IF;END IF;END PROCESS;END ARCHITECTURE one;。

空军工程大学防空反导学院《835数字电路设计与信号系统分析》历年考研真题汇编

目　录2016年空军工程大学835数字电路设计与信号系统分析考研真题2015年空军工程大学833数字电路设计与信号系统分析考研真题2014年空军工程大学833数字电路设计与信号系统分析考研真题2013年空军工程大学833数字电路设计与信号系统分析考研真题2012年空军工程大学833数字电路设计与信号系统分析考研真题2016年空军工程大学835数字电路设计与信号系统分析考研真题考试科目：数字电路设计与信号系统分析（A卷）试题编号 835第一部分　脉冲与数字电路部分（75分）一、填空题（每空1分，共15分）1．（38．25）10=（）2=（）16=（）8421BCD 。

2．由逻辑等式A（BÅC）=1，可得出A=（），BC=（）。

3．五变量的逻辑函数有（）个最大项，任意两个不同的最大项相或为（），全部最大项相与为（）。

4.TTL门组成的电路如下图所示，其输出函数F=（）。

　5．一个五位二进制加法计数器，由00000状态开始计数，经过70个计数脉冲后，计数器的状态为Q4Q3Q2Q1Q0=（）。

6．下列门电路中能实现非功能的是（）。

①与门②或门③与或门④同或门7.HM6264是容量为8K×8 bit的RAM，它应该有（）根地址线，有（）根数据线，若用它构成16K×16 bit的随机读写存储空间，需要（）片HM6264。

8．由五个非门首尾相连构成环形振荡器，若非门的平均传输延迟时间均为20纳秒，则该电路输出信号的频率约为（）。

二、简答题（每小题5分，共15分）1．将F（A，B，C，D）=∑m（0，2，3，10，11，12）+∑d（1，4，6，8，13，14，15）化简为最简与或式。

2．做出“10001”序列检测器的最简状态图，输入可重叠，检测标志为1。

3．现有555定时器（内部原理框图如下）、与非门、下降沿触发的JK触发器各一个，试利用所给器件设计电路，可由输入信号V i，得到V O1、V O2。

《FPGA系统设计》实验报告》组合逻辑电路设计

《FPGA系统设计》实验报告》组合逻辑电路设计
一、设计任务
（一）四舍五入判别电路
1、简单信号赋值语句；
2、条件信号赋值语句；
自行画出真值表，求出逻辑表达式，写出对应程序，下载验证
（二）三态门电路的实现：使用IF语句完成三态门的设计在数字电路中，三态门电路是在普通门电路的基础上附加控制电路构成的。

顾名思义，三态门电路不但具有逻辑值0和逻辑值1，而且还具有高阻态输出的第三种状态（或成为禁止态）。

三态门主要用于可编程逻辑器件管脚的双向口设置，
在后续实验中会涉及。

三态门电路的逻辑电路图3.1。

根基三态门的逻辑电路图和真值表，不难看出输入端口的数据送到输出数据的基本工作原理是：当控制端口的输入使能信号EN=‘1’，那么直接将输入端口的数据送到输出端口上，当控制端口的输入使能信号EN=‘0’，那么这时输出端口呈高阻状态。

二、设计过程
四舍五入判别电路
1、真值表
2、程序代码
3、波形图
4、引脚分配
三、总结
在此次实验中我们连线时犯了些小错误，我们在接电路时，要断开电源，接好电，确认无误通电，做完实验后，关
掉电源。

再拆电路。

在上面的四舍五入的程序中，机构体中
用了赋值条件语句，虽然条件赋值语句比简单赋值语句复杂，但是条件赋值语句设计过程比简单赋值语句简单，条件赋值
语句中可以不列真值表，不必求逻辑方程，用行为描述方法
以条件信号赋值语句来实现，使设计简单，更加明了。

我们
之前学的赋值语句是比较简单的，在这次实验中给我们留下
了很深刻的印象。

《EDA》实验指导书--精讲

辽东学院自编教材《可编程逻辑器件原理及应用实验》指导书李海成编（计算机科学与技术、电子信息工程专业用）姓名：学号：班级：信息技术学院2013年6月目录目录 (1)实验一MAX+PLUS-II设计三八译码器......... 错误！未定义书签。

实验二半加器 . (2)实验三带进位输入的8位加法器 (4)实验四数据比较器 (6)实验五编码器 (9)实验六组合逻辑电路的设计 (12)实验七计数器 (14)实验八触发器功能的模拟实现 (17)（被加数）Ai（被加数）Bi（半加和）Hi（本位进位）Ci实验二半加器实验类型：验证性实验课时： 2指导教师：李海成时间：201 年月日课次：第节教学周次：第周实验分室：实验台号：实验员：一、实验目的1.设计并实验一个一位半加器2.掌握CPLD/FPGA 组合逻辑设计基本方法。

二、实验原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。

按照进位是否加入，加法器分为半加器和全加器电路两种。

计算机中的异或指令的功能就是求两个操作数各位的半加和。

一位半加器有两个输入、输出，如图2-1。

图2-1 一位半加器示意图表2-1一个半加大路的真值表如表2-1所示，根据真值表可得到半加器的函数表达式：Bi Ai Bi Ai Hi ∙+∙= Bi Ai Ci ∙=三、实验连线半加器的两个输入所对应的管脚同两位拨码开关相连,两个输入管脚名为a 、b ；两个输出所对应的管脚同两位发光二极管相连,两个输出管脚名为 c0和s,其中c0表示进位, s 表示相加结果。

四、实验记录五、实验注意事项1.提前编辑实验程序。

2.根据教师要求正确操作，并检验逻辑的正确性六、思考题1.EDA半加器实现与数字电路设计方法的根本区别。

2.简述EDA设计半加器的不同方法，并比较其优缺点。

3.心得体会及其他。

实验三带进位输入的8位加法器实验类型：验证性实验课时： 2 指导教师：时间：200 年月日课次：第节教学周次：第周实验分室：实验台号：实验员：一、实验目的1. 设计并实现一个8位全加器2. 掌握EDA 中模块调用方法二、实验原理利用实验二构建的半加器构建一位的全加器，然后设计一个8 位的全加器，其框图如图4-1所示。

数字逻辑电路第3章复习题

一、分析题：1、试分析如下面图（a ）和图(B)所示逻辑电路，说明分别是什么逻辑功能。

（10分）.2、（10分）、试分析下图所示逻辑电路。

2B L =11AC&L &=1&3-1、（12分）、分析下图电路的逻辑功能。

要求写出逻辑函数表达式，画出真值表，说明电路的逻辑功能。

3-2（8分）、由译码器74138和8选1数据选择器74151组成如下图所示的逻辑电路。

X 2X 1X 0及Z 2Z 1Z 0为两个三位二进制数，试分析下图电路的逻辑功能。

（74138是3-8线译码器，74151是8选1数据选择器）。

A1&B1&&L≥1≥1≥1≥1LAB（a）（b）5Y 6D 074138D 13401A Y 7G 0Y 13D A 52D Y D A 6G D 1Y Y Y D 274201Y2BD 74151G 2A1A A 02A Y1X 02X X 10Z Z Z 24、（6分）由译码器74138和门电路组成的电路如下图所示，试写出L 1、L 2的最简表达式。

5、6、（12分）、下图所示的TTL 门电路中，要求实现下列规定的逻辑功能时，其连接有无错误？说明正确或错误的理由。

如有错误请改正。

CD AB L ⋅=1 AB L =2 C AB L +=3+V &R PC D&L CCB A 1B&A =1V CCL 2&L 3CB A ≥1（a ） (b) (c)7、（12分）、在下图（a ）（b ）（c ）中，所有的门电路都为TTL 门，设输入A 、B 、C 的波形如图（d ）所示，试分析电路的逻辑关系，写出表达式，并定量画出各输出的波形图。

BA =1V CCL 1≥1A 2L BC &≥1EN&△B C1G L 3A &ABC(a)(b)(c)(d)8、（8分）、分析下图所示电路，求输入S 1、S 0各种取值下的输出Y ，填入下表中。

舍五入判别电路的设计

舍五入判别电路的设计一、设计原理舍五入判别电路的设计原理基于四舍六入五成双的舍入规则。

根据这个规则，当需要舍入的数的后一位小于5时，舍去；当后一位大于5时，进位；当后一位等于5时，若5后面还有非零数，则进位，否则舍去，并保持保持舍入后数的最后一位为偶数。

为了实现舍五入判别电路，我们首先需要将输入的数字拆分成整数部分和小数部分，并将小数部分的第一位乘以10（为了方便后续的判断和运算）。

其次，我们需要判断小数部分的第一位是否大于等于5、如果是，则进位，否则直接舍去。

进位操作可以通过增加整数部分的一位来实现。

最后，我们需要判断小数部分第一位是否等于5，并判断5后面是否还有非零数。

如果有，则进位，否则保持不变。

二、实现方法1.逻辑门电路实现逻辑门电路是通过组合逻辑门（如与门、或门、非门等）连接来实现特定逻辑功能的电路。

-将输入的数字拆分成整数部分和小数部分，并将小数部分的第一位乘以10。

-使用与非门判断小数部分的第一位是否大于等于5，产生进位信号。

-使用与非门判断小数部分的第一位是否等于5，产生进位判断信号。

-使用或门将两个进位信号进行连接，获得最终的进位结果。

-使用与门将进位结果与小数部分的第一个非零位进行连接，判断是否需要进位。

2.计算机程序实现在程序中，可以使用条件判断语句来实现舍五入判别。

具体实现步骤如下：-将输入的数字拆分成整数部分和小数部分，并将小数部分的第一位乘以10。

-使用条件判断语句判断小数部分的第一位是否大于等于5，产生进位信号。

-使用条件判断语句判断小数部分的第一位是否等于5，并判断5后面是否还有非零数，产生进位判断信号。

-使用条件判断语句判断是否需要进位，如果需要，则增加整数部分的一位。

三、应用场景在数值计算中，舍五入判别电路可以用来判断浮点数需要舍入的位数，并实现正确的舍入操作。

在计算机程序中，舍五入判别电路可以用于处理浮点数的舍入操作，常见的应用场景包括金融计算、科学计算、图像处理等。

EDA实验

一、实验部分实验一仪器的熟悉及半加器的设计一、实验内容：（1）熟悉实验台（2）用VHDL设计半加器及或门，并给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

（3）根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

实验二简单组合电路的设计一、实验目的：熟悉Max+plusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

二、实验内容1：利用MAX+plusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出下图所示的仿真波形。

三、实验内容2：将多路选择器看成是一个元件mux21a，利用元件例化语句并将此文件放在同一目录。

以下是参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK ISPORT (a1，a2，a3，s0，s1 : IN STD_LOGIC;outy : OUT STD_LOGIC );END ENTITY MUXK;ARCHITECTURE BHV OF MUXK ISCOMPONENT MUX21APORT ( a，b，s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ；SIGNAL tmp : STD_LOGIC;BEGINu1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy);END ARCHITECTURE BHV ;对上例分别进行编译、综合、仿真。

并对其仿真波形作出分析说明,并画出电路结构，说明该电路的功能。

四、实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

舍入与检测电路设计实验报告

舍入与检测电路设计实验报告一、实验目的本实验旨在通过设计舍入电路和检测电路，掌握数字电路的基本原理和设计方法，加深对数字电路的理解和应用。

二、实验器材1. 实验板；2. 74LS04芯片；3. 74LS08芯片；4. 74LS32芯片；5. 74LS86芯片；6. 变阻器；7. LED灯。

三、实验原理1. 舍入电路舍入是指将某个数字按照一定规则进行四舍五入或截断。

在数字电路中，常用的舍入方式有以下两种：（1）四舍五入法：将小数点后第n+1位进行四舍五入，即如果小数点后第n+1位大于等于5，则将小数点后第n位加1；否则保持不变。

（2）截断法：直接舍去小数点后第n+1位及以后的所有数字，只保留小数点前n位。

在本实验中，我们采用四舍五入法来设计一个4位十进制数的舍入电路。

2. 检测电路检测电路是指对输入信号进行判断并输出相应结果的电路。

在本实验中，我们需要设计一个检测电路来判断输入的4位十进制数是否大于等于10，如果大于等于10，则输出高电平；否则输出低电平。

四、实验步骤1. 舍入电路的设计（1）将4个74LS86芯片按照图1所示连接起来，其中SW1-SW4为输入开关，LED1-LED4为输出灯。

（2）将变阻器调节到合适的位置，使得输入的电压在0~5V之间。

（3）按照表1中的真值表输入不同的数字，观察输出结果是否正确。

2. 检测电路的设计（1）将2个74LS08芯片和1个74LS32芯片按照图2所示连接起来，其中SW5-SW8为输入开关，LED5为输出灯。

（2）按照表2中的真值表输入不同的数字，观察输出结果是否正确。

五、实验结果分析在本次实验中，我们成功地设计出了一个4位十进制数的舍入电路和一个判断输入数字是否大于等于10的检测电路。

通过实验数据可以看出，在不同输入情况下，两个电路均能够正确地进行舍入和检测，并输出相应结果。

因此，在数字电路设计中，舍入和检测是非常重要且基础的部分。

六、实验总结本次实验通过对舍入和检测两种电路的设计和实验，加深了我们对数字电路的理解和应用。

27.四舍五入判别电路的设计

重庆科创职业学院授课方案（教案）
课名：教师：
班级:编写时间：
课题：
四舍五入判别电路的设计
授课时数
2
教学目的及要求：
1.掌握组合逻辑电路设计的要点
2.熟悉VHDL设计电路的语法知识
教学重点：
四舍五入电路的VHDL设计方法
教学难点： VHDL实现判别电路功能的描述
教学步骤及内容：
一、复习旧课
二、新课
END ARCHITECTURE;
4.项目编译
选择目标器件。选择菜单命令Assign | Device，弹出Device对话框。选择对话框的Device Family下拉列表框中的目标器件(EPM7128SLC84-10)引脚指定，编译。
5.项目时序仿真
创建波形文真
8.实验箱上现象的分析描述与验证。
三、小结：
对学生在实验过程中遇到的问题进行分析，总结，做出合理的评价。
四、作业
将程序输入到MAX+PLUS II软件进行相关操作，完成实验报告。
旁批栏：
（1）输入设计项目并将其设为当前项目
（2）在文本编辑窗中设计输入VHDL程序：
ENTITYzuheIS
PORT (a,b,c,d: IN BIT;
y : OUT BIT );
END ENTITY;
ARCHITECTUREbehavOFzuheIS
BEGIN
旁批栏：
Y<=D OR (A AND C) OR (B AND C);
6.引脚指定
指定输入输出对应的芯片的引脚，注意一些引脚不能用。选择菜单命令Assign | Pin/Location/Chip，将设计四舍五入电路与目标芯片(本例为EPM7128SLC84-15)联系起来.

四舍五入判别电路