锁相环的电路组成、器件参数及工作原理
锁相环(PLL)基本原理
压控振荡器的输出信号为:
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在一般情况下，ωi 不一定等于ωo ，所以为了便于比较两者 之间的相位差，现都以ωo t 为参考相位。这样 ui(t) 的瞬时相位 为:
it i (t ) ot i o t i (t )
ot i (t )
其中:
第六节 锁相环路的应用
一、集成锁相环芯片 二、 方波发生器 三、PLL在调制解调技术中的应用 四、PLL在空间技术上的应用 五、PLL在稳频技术中的应用 六、PLL在频率合成器中的应用
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第一节 锁相环路(PLL)及其反馈控制电路简介
在无线电技术中，为了改善电子设备的性能，广泛采用各种 的反馈控制电路。常用的有自动相位控制（APC）电路，也称为锁 相环路（PLL-Phase Locked Loop），自动增益控（AGC）电路以 及自动频率控制（AFC）电路。
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3．压控振荡器VOC
压控振荡器受环路滤波器输出电压uc(t) 的控制，使振荡频 率向输入信号的频率靠拢，直至两者的频率相同，使得VCO输 出信号的相位和输入信号的的相位保持某种关系，达到相位锁定 的目的。
压控振荡器: 指输出频率与输入控制电压有对应关系的振荡电路(VCO)，频率是 式中C0是零反向偏压时 输入信号电压的函数的振荡器VCO，振荡器的工作状态或振荡回 变容二极管的电容量；φ 路的元件参数受输入控制电压的控制，就可构成一个压控振荡器 是变容二极管的结电压； γ 是结电容变化指数。
三、锁相环的基本原理
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AGC电路接收方框图如图2-1所示。
图2-1 AGC电路的接收方框图
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工作原理: 它的工作过程是输入信号 经放大、变频、再放大后，到 中频输出信号，然后把此输出电压经检波和滤波，产生控制电压 ， 反馈回到中频、高频放大器，对他们的增益进行控制。所以这种增 益的自动调整主要由两步来完成：第一，产生一个随输入 信号而变 化的直流控制电压 (叫AGC电压)；第二，利用AGC电压去控制某些 部件的增益, 使接收机的总增益按照一定规律而变化。
《应用于LVDS的锁相环电路研究》
《应用于LVDS的锁相环电路研究》一、引言随着现代电子技术的飞速发展，数据传输速率的要求日益提高，低电压差分信号传输（LVDS）技术因其低功耗、高速度和低噪声的特性，在高速数据传输领域得到了广泛应用。
锁相环（PLL）电路作为LVDS系统中的关键部分，其性能的优劣直接影响到整个系统的稳定性和传输质量。
因此，对应用于LVDS的锁相环电路进行研究具有重要的现实意义。
二、锁相环电路的基本原理锁相环电路是一种闭环相位控制系统，主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。
其基本原理是通过鉴相器比较输入信号和压控振荡器输出的信号之间的相位差，将相位差转换为电压或电流信号，经过环路滤波器的滤波后，控制压控振荡器的频率和相位，使输出信号的相位与输入信号的相位保持一致。
三、LVDS中锁相环电路的应用在LVDS系统中，锁相环电路主要用于实现数据的同步传输。
由于LVDS采用差分信号传输方式，要求发送端和接收端之间的时钟信号必须保持严格的同步。
锁相环电路通过捕获输入信号的相位信息，将其与压控振荡器输出的信号进行比对和调整，从而保证数据的准确传输。
四、应用于LVDS的锁相环电路设计要点在应用于LVDS的锁相环电路设计中，需要注意以下几个要点：1. 输入范围和稳定性：设计时应考虑到输入信号的范围、频率波动和噪声干扰等因素，确保鉴相器能够准确捕获输入信号的相位信息。
2. 环路滤波器的设计：环路滤波器的作用是滤除鉴相器输出的高频噪声和杂散信号，为压控振荡器提供稳定的控制信号。
设计时需要考虑滤波器的带宽、阶数和稳定性等因素。
3. 压控振荡器的选择：压控振荡器的性能直接影响到锁相环电路的频率和相位调整范围。
选择时需要考虑其频率范围、相位噪声、功耗和稳定性等因素。
4. 电路布局与调试：在电路布局和调试过程中，需要考虑到电磁干扰（EMI）和电磁兼容性（EMC）等问题，确保锁相环电路的稳定性和可靠性。
五、实验结果与分析通过实验验证了应用于LVDS的锁相环电路的有效性和性能。
锁相环的电路组成、器件参数及工作原理
摘要：简单介绍了锁相环电路的基本概念及原理，以通用型集成锁相环4046为例主要介绍了锁相环的电路组成、器件参数及工作原理，并对COMS集成锁相环CC4046的应用做了简单研究。
关键词：锁相环鉴相器压控振荡器1 引言锁相环作为一种重要的功能电路在通信、导航、控制、仪器仪表等领域得到了广泛的应用。
20世纪70年代以后随着集成电路技术的飞速发展，出现了多种型号的集成锁相环产品，其中模拟式集成锁相环以NE/SE 560系列最为常用，COMS集成锁相环CD/CC4046最具代表性。
两者基本原理相同，区别在于前者的鉴相器由模拟电路组成，而后者由逻辑电路组成。
2 锁相环的基本概念所谓锁相，就是相位同步的自动控制。
完成两个信号间相位同步的自动控制系统的环路叫做锁相环，也称PLL（Phase Locked Loop)。
最典型的锁相环由鉴相器（Phase Detector）,环路滤波器（Loop Filter）,压控振荡器（Voltage Controlled Oscillator）三部分组成，如图1所示。
图1 PLL功能框图其中，鉴相器相位比较作用，其输出电压反映两个输入信号间的相位差（与频率之差成线性关系）的大小。
该电路通过具有低通特性的环路滤波器后，建立起一个平均电压，作用于VCO的控制输入端，VCO的振荡频率则由其控制电压的大小决定，当控制电压=0时，对应的振荡频率称为VCO的固有频率。
整个环路根据负反馈的原理构成，鉴相器的输出电压总是朝着减小VCO振荡频率与输入信号之差的方向变化，直到VCO振荡频率与输入信号频率获得一致，当这种情况出现时，称VCO的频率锁定于输入信号的频率或简称锁定。
环路由失锁状态进入锁定状态的过程称为捕捉过程。
在捕捉过程中，VCO振荡频率逐渐趋同于输入信号频率的现象，称作频率牵引。
在频率牵引过程中，环路有能力自行锁定的最大输入信号频率范围称为捕捉频带或简称捕捉带，它是反映捕捉能力优劣的一个重要指标。
(完整版)锁相环工作原理
基本组成和锁相环电路1、频率合成器电路频率合成器组成：频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO电路直接产生。
如图3-4所示。
在现在的移动通信终端中，用于射频前端上下变频的本振源（LO），在射频电路中起着非常重要的作用。
本振源通常是由锁相环电路（Phase-Locked Loop）来实现。
2.锁相环：它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域3.锁相环基本原理：锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。
⑶压控振荡器（VCO）：振荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。
在PLL中，压控振荡器实际上是把控制电压转换为相位。
1、压控振荡器的输出经过采集并分频；2、和基准信号同时输入鉴相器；3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；4、控制VCO，使它的频率改变；5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。
锁相环电路是一种相位负反馈系统。
一个完整的锁相环电路是由晶振、鉴相器、R分频器、N分频器、压控振荡器（VCO）、低通滤波器（LFP）构成，并留有数据控制接口。
锁相环电路的工作原理是：在控制接口对R分频器和N分频器完成参数配置后。
晶振产生的参考频率（Fref）经R分频后输入到鉴相器，同时VCO的输出频率（Fout）也经N分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过LFP滤波，加到VCO的调制端，从而控制VCO的输出频率，使鉴相器两输入端的输入频率相等。
锁相环的组成和原理及应用
锁相环的组成和原理及应用一.锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环(PLL)。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。
二.锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：(8-4-1)(8-4-2)式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压uD为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC(t)。
即uC(t)为：(8-4-3)式中的ωi为输入信号的瞬时振荡角频率，θi(t)和θO(t)分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即(8-4-4)则，瞬时相位差θd为(8-4-5)对两边求微分，可得频差的关系式为(8-4-6)上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc(t)为恒定值。
锁相环的基本原理含模型.doc
1.锁相环的基本原理和模型在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。
一个基本的锁相环结构如图 1-1 所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。
Xi Phasedetector VeVc Xo Loop fliter VCO图1-1 基本锁相环结构鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。
PLL 的每个部分都是非线性的，但是这样不便于分析设计。
因此可以用近似的线性特性来表示 PLL 的控制模型。
鉴相器传递函数为：Vd Kd ( Xi Xo)压控振荡器可以等效为一个积分环节，因此其传递函数为：Ko S由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用 F (s) 来表示滤波器的传递函数。
综合以上各个传递函数，我们可以得到， PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下：K o K d F (s)， G cl (s) K o K d F (s) SG op( s) S K ， H ( s) S K K F (s)S K F (s)o d o d上述基本的传递函数就是PLL 设计和分析的基础。
2.鉴相器的实现方法鉴相器的目的是要尽可能的得到准确的相位误差信息。
可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。
一般也可以使用乘法鉴相器。
通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。
在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。
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1 1 请简述锁相环的基本构成与工作原理请简述锁相环的基本构成与工作原理请简述锁相环的基本构成与工作原理，，各主要部件的作用各主要部件的作用。
答：相环由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。
锁相环的工作原理： 1. 压控振荡器的输出经过采集并分频； 2. 和基准信号同时输入鉴相器； 3. 鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4. 控制VCO，使它的频率改变； 5. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。
锁相环可用来实现输出和输入两个信号之间的相位同步。
当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。
这时，压控振荡器按其固有频率fv 进行自由振荡。
当有频率为fr 的参考信号输入时，Ur 和Uv 同时加到鉴相器进行鉴相。
如果fr 和fv 相差不大，鉴相器对Ur 和Uv 进行鉴相的结果，输出一个与Ur 和Uv 的相位差成正比的误差电压Ud，再经过环路滤波器滤去Ud 中的高频成分，输出一个控制电压Uc，Uc 将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fr，环路锁定。
环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。
这时我们就称环路已被锁定。
⑴鉴相环(或相位比较器,记为PD 或PC)：是完成相位比较的单元，用来比较输入信号和基准信号的之间的相位。
它的输出电压正比于两个输入信号之相位差。
⑵低通滤波器(LPF)：是个线性电路，其作用是滤除鉴相器输出电压中的高频分量，起平滑滤波的作用。
通常由电阻、电容或电感等组成，有时也包含运算放大器。
⑶压控振荡器（VCO）：振荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。
在PLL（锁相环）中，压控振荡器实际上是把控制电压转换为相位。
第7章数字锁相环
第7章 数字锁相环
《锁相技术》
图7-11 数字环路滤波器一般形式
第7章 数字锁相环
3. 数字压控振荡器(DCO)数字压控振荡器的基本组 成如图7-13所示。它由频率稳定的信号钟、计数器与 比较器组成,其输出是一取样脉冲序列,脉冲周期受数字 环路滤波器送来的校正电压控制。前一个取样时刻的 校正电压将改变下一个取样时刻的脉冲时间的位置。 DCO在环路中又被称为本地受控时钟或本地参考时钟 信号。
第7章 数字锁相环
《锁相技术》
图7-2 触发器型鉴相器
第7章 数字锁相环
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择，以使取样后信号含有充分的输入信号相 位信息。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-3 奈奎斯特速率抽样鉴相器
图7-15 超前—滞后数字锁相环基本组成 《锁相技术》
第7章 数字锁相环
一、电路组成与说明 电路实例是数字通信中常用的一种简单的超前—滞 后位同步环路,未用序列滤波器,电路组成如图7-16所示。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-16 位同步数字环组成电路
第7章 数字锁相环
二、环路位同步原理 图7-18为图7-16方案内各点的波形图,这里为分析 简便,以均匀变换的数字脉冲序列作为输入信号,它与随 机的数字脉冲序列作用下环路取得位同步的原理是一 样的。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-7 简单二元鉴相器
第7章 数字锁相环
图 7-8 上 的 中 相 积 分 — 抽 样 — 清 除 电 路 是 用 来 判 断 DCO输出与码元转换边沿之间相位关系的。例如,中相 积分区间跨在从正到负的两个码元之间,而积分结果为 正,说明DCO时钟超前;积分结果为负,说明DCO时钟滞 后;积分结果为零,相位准确对准。
锁相环原理
1锁相环的基本原理1.1 锁相环的基本构成锁相环路（PLL）是一个闭环的跟踪系统，它能够跟踪输入信号的相位和频率。
确切地讲，锁相环是一个使用输出信号（由振荡器产生的）与参考信号或者输入信号在频率和相位上同步的电路。
在同步（通常称为锁定）状态，振荡器输出信号和参考信号之间的相位差为零，或者保持常数。
如果出现相位误差，一种控制机理作用到振荡器上，使得相位误差再次减小到最小。
在这样的控制系统中，实际输出信号的相位锁定到参考信号的相位，因而我们称之为锁相环。
锁相环在无线电技术的许多领域，如调制与解调、频率合成、数字同步系统等方面得到了广泛的应用，已经成为现代模拟与数字通信系统中不可缺少的基本部件。
锁相环通常由鉴相器（PD），环路滤波器（LF）和压控振荡器（VCO）三个基本部件组成。
如图1-1所示：VCOLFPD图1-1 锁相环的基本构成在PLL中，PD是一个相位比较器，比较基准信号（输入信号）（t）与输出信号（t）之间的相位偏差，并由此产生误差信号；LF是一个低通滤波器，用来滤除中的高频成分，起滤波平滑作用，以保证环路稳定和改善环路跟踪性能，最终输出控制电压；VCO是一个电压/频率变换装置，产生本地振荡频率，其振荡频率受控制，产生频率偏移，从而跟踪输入信号的频率。
整个锁相环路根据输入信号与本地振荡信号之间的相位误差对本地振荡信号的相位进行连续不断的反馈调节，从而达到使本地振荡信号相位跟踪输入信号相位的目的。
1.1.1 鉴相器鉴相器是一个相位比较器，比较两个输入信号的相位，产生误差相位，并转换为误差电压。
鉴相器有多种类型，如模拟乘法器型、取样保持型、边沿触发数字型等，其特性也可以是多种多样的，有正弦特性、三角特性、锯齿特性等，作为原理分析，通常使用正弦特性的鉴相器，理由是正弦理论比较成熟，分析简单方便，实际上各种鉴相特性当信噪比降低时，都趋向于正弦特性。
常用的正弦鉴相器可以用模拟乘法器与低通滤波器的串接作为模型，如图1-2所示。
锁相环
Altera的锁相环锁相环一般分为模拟锁相环PLL和数字锁相环DLL。
都可以通过反馈路径来消除时钟分布路径的延时，可以做频率综合（如分频和倍频），也可以用来去抖动、修正占空比和移相等。
两种电路各有所长，要视具体应用而定。
PLL作原理：压控振荡器（VCO）通过自振输出一个时钟，同时反馈给输人端的频率相位检测器（PFD），PFD根据比较输人时钟和反馈时钟的相位来判断VCO输出的快慢，同时输出Pump－up和Pump－down信号给环路低通滤波器(LPF），LPF把这些信号转换成电压信号，再用来控制VCO的输出频率，当PFD检测到输人时钟和反馈时钟边沿对齐时．锁相环就锁定了。
模拟锁相环有以下几个显著的特点：．输出时钟是内部VCO自振产生的．把输人参考时钟和反馈时钟的变比转换为电压信号间接地控制VCO的频率。
．VCO输出频率有一定的范围，如果输人时钟频率超出这个范围，则锁相环不能锁定。
．LPF部件可以过滤输人时钟的高频抖动，其输出时钟的抖动主要来自VCO本身以及电源噪声，而不是输人时钟带人的抖动。
．由于是模拟电路，所以对电源噪声敏感，在设计PCB时，一般需要单独模拟电源和模拟地。
DLL一般是由数字电路实现的。
Xflinx FPGA内部的 DLL。
是由离散的延时单元来完成相位调整的。
DLL的输出时钟是由输人时钟经延时得到的·相位延时控制（PDC，Phase DelayControl）根据CLKIN和CLKFB的边沿关系选择延时链的抽头·也就是不同相位的时钟输出，直到两者边沿完全对齐．DLL最终锁定。
DLL自身的特点如下：．时钟输人真实、及时地反映输人时钟，跟踪时钟输人迅速。
．能锁定的输人时钟频率范围较宽，但是由于延时电路的总延时有限，所以不能锁定时钟频率过低的输人时钟。
．不能过滤时钟源的抖动，会引人固有抖动，造成抖动的积累。
．用数字电路实现，对电源噪声不敏感。
2．Altera器件的 PLLAltera的Stratix和Stratixll器件内部有两种锁相环，分别是增强型锁相环（EPLL．En－hanced PLL）和快速锁相环（FPLL，Fast PLL。
《数字锁相环》PPT课件
1所示，它由A/D、数字计算器和D/A三部分组成。
图7-11 数字环路滤波器一般形式
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3. 数字压控振荡器(DCO)数字压控振荡器的基本组成如图7-13所示。它由频
率稳定的信号钟、计数器与比较器组成,其输出是一取样脉冲序列,脉冲周期受数字
环路滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样
时刻的脉冲时间的位置。DCO在环路中又被称为本地受控时钟或本地参考时钟信
号。
图7-12 数字环路滤波器的模拟实现形 式
图7-13 数字压控振荡器的基本组成方 案
•
数字压控振荡器的含义可用数学式子表示。对于第k个取样周期Tk,有
•
式中T０/N为DCO周期相对于中心周期To变化的最小单位。当无控制时,y k-1=0
•
若要设计一个受350MHz时钟控制的DCO,而为得到小于7.5°的环路量化相差,
输入信号最高工作频率fo应按下式计算:
2 360o fo 7.5o
N
fc
fo
7.5o 360o
fc
7.5o 360o
350
7.29MHz
第2节 位同步数字环实例
•
上述四种类型数字锁相环都可实现FM解调、位同步提取等功能。对于位同步提
•
二、环路位同步原理
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图7-18为图7-16方案内各点的波形图,这里为分析简便,以均匀变换的数字脉
很大影响。
图7-1 数字锁相环一般组 成
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1. 触发器型数字锁相环(FF—DPLL)该环路利用一双稳态触发器作数字鉴相器，
其状态分别受输入信号与本地受控时钟信号的正向过零点触发,产生的置位与复位脉
冲状态变化之间间隔就反映着两信号之间相位误差。
锁相环基本原理
锁相环基本原理锁相环基本原理⼀个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1，Ud = Kd (θi –θo) U F = Ud F （s ）θiθo 图1⼀．鉴相器（PD ）构成鉴相器的电路形式很多，这⾥仅介绍实验中⽤到的两种鉴相器。
异或门的逻辑真值表⽰于表1，图2是逻辑符号图。
表1图2从表1可知，如果输⼊端A 和B 分别送 2π⼊占空⽐为50%的信号波形，则当两者存在相位差?θ时，输出端F 的波形的占空⽐与?θ有关，见图3。
将F 输出波形通过积分器平滑，则积分器输出波形的平均值，它同样与?θ有关，这样，我们就可以利⽤异或门来进⾏相位到电压 ?θ的转换，构成相位检出电路。
于是经积图3分器积分后的平均值（直流分量）为： UU=Vdd*?θ/π (1) Vcc不同的?θ，有不同的直流分量Vd 。
?θ与V 的关系可⽤图4来描述。
从图中可知，两者呈简单线形关 1/2Vcc 系：Ud = Kd *?θ (2)1/2ππ?θ Kd 为鉴相灵敏度图4FO o U K dtd =θVPDLPFVCOUiUoVA B F__F = A B + A B F B A2．边沿触发鉴相器前已述及，异或门相位⽐较器在使⽤时要求两个作⽐较的信号必须是占空⽐为50%的波形，这就给应⽤带来了⼀些不便。
⽽边沿触发鉴相器是通过⽐较两输⼊信号的上跳边沿（或下跳边沿）来对信号进⾏鉴相，对输⼊信号的占空⽐不作要求。
⼆．压控振荡器（VCO ）压控振荡器是振荡频率ω0受控制电压U F （t ）控制的振荡器，即是⼀种电压——频率变换器。
VCO 的特性可以⽤瞬时频率ω0（t ）与控制电压U F （t ）之间的关系曲线来表⽰。
未加控制电压时（但不能认为就是控制直流电压为0，因控制端电压应是直流电压和控制电压的叠加），VCO 的振荡频率，称为⾃由振荡频率ωom ，或中⼼频率，在VCO 线性控制范围内，其瞬时⾓频率可表⽰为：ωo （t ）= ωom + K 0U F （t ）式中，K 0——VCO 控制特性曲线的斜率，常称为VCO 的控制灵敏度，或称压控灵敏度。
锁相环工作原理
锁相环工作原理锁相环（Phase-Locked Loop，简称PLL）是一种常用的电子电路，广泛应用于通信、数据传输、信号处理等领域。
它的主要作用是将输入信号的相位与参考信号的相位保持一致，从而实现信号的同步和稳定。
一、锁相环的基本组成部分锁相环主要由相位比较器、低通滤波器、电压控制振荡器（Voltage Controlled Oscillator，简称VCO）和分频器组成。
1. 相位比较器（Phase Comparator）：相位比较器用于比较输入信号和参考信号的相位差，并产生相位误差信号。
常见的相位比较器有二相比较器、三相比较器等。
2. 低通滤波器（Low Pass Filter）：低通滤波器用于滤除相位误差信号中的高频成分，将滤波后的误差信号作为控制信号输入给VCO。
3. 电压控制振荡器（Voltage Controlled Oscillator，简称VCO）：VCO根据输入的控制信号来调节输出信号的频率。
当输入的控制信号为零时，VCO输出的频率保持不变。
4. 分频器（Divider）：分频器将VCO的输出信号进行分频，得到参考信号。
分频器的作用是将高频的VCO输出信号转换为低频的参考信号，用于与输入信号进行相位比较。
二、锁相环的工作原理锁相环的工作原理可以分为两个主要的阶段：捕获阶段和跟踪阶段。
1. 捕获阶段：在捕获阶段，锁相环通过调节VCO的频率和相位，使得输入信号与参考信号的相位差逐渐减小，直到相位差稳定在一个可接受的范围内。
这个过程中，相位比较器会产生相位误差信号，经过低通滤波器滤波后作为控制信号输入给VCO，VCO的频率和相位会根据控制信号进行调整，直到相位误差减小到零。
2. 跟踪阶段：在捕获阶段完成后，锁相环进入跟踪阶段。
在这个阶段，输入信号的相位可能会发生变化，但锁相环会通过不断调整VCO的频率和相位，使得输入信号与参考信号的相位差保持在一个稳定的范围内。
如果输入信号的频率发生变化，锁相环会通过分频器来调整参考信号的频率，以保持输入信号和参考信号的相位差稳定。
锁相环实验报告
锁相环实验报告1. 引言锁相环（Phase-Locked Loop，简称PLL）是一种常用的控制系统，可以实现输入信号与参考信号之间的相位同步。
在通信、控制、测量等领域有广泛的应用。
本实验旨在通过搭建锁相环电路并进行实验，深入了解锁相环的工作原理和特性。
2. 实验设备和器材本实验所用设备和器材如下： - 函数发生器 - 直流稳压电源 - 射频信号源 - 锁相环芯片 - 示波器 - 电阻、电容等器件 - 连接线等3. 实验原理锁相环是由相位比较器、低通滤波器、控制电压产生电路和VCO（Voltage Controlled Oscillator）组成。
其工作原理可分为以下几个步骤：1.输入信号与参考信号经过相位比较器进行比较，得到相位误差信号。
2.相位误差信号经过低通滤波器得到控制电压。
3.控制电压经过控制电压产生电路产生驱动VCO的控制信号。
4.VCO根据控制信号输出频率可变的信号。
5.输出信号经过除频器和低通滤波器得到稳定的参考信号。
4. 实验步骤1.连接实验电路，将函数发生器作为输入信号源，射频信号源作为参考信号源，分别接入相位比较器的输入端和参考输入端。
将相位比较器的输出接入低通滤波器，再将低通滤波器的输出接入控制电压产生电路。
控制电压产生电路的输出接入VCO的控制信号输入端，VCO的输出信号接入除频器和低通滤波器，最后将低通滤波器的输出与相位比较器的输入相连。
2.将实验电路接通电源，调节函数发生器和射频信号源，使得函数发生器输出的波形为正弦波，在示波器上观察输入信号和输出信号。
3.调节控制电压产生电路中的参数，观察输出信号的频率和相位变化。
4.调节VCO的参数，观察输出信号的频率和相位变化。
5.记录实验数据并进行分析。
5. 实验数据和结果分析根据实验步骤中的操作，记录下实验数据，并进行结果分析。
可以观察到输入信号和输出信号的频率和相位的变化情况，通过对比分析得出锁相环的工作特性。
6. 结论通过本次实验，我们深入了解了锁相环的工作原理和特性。
cmos集成锁相环电路设计
cmos集成锁相环电路设计一、前言现代电子工业的发展需要各种基础电路的不断提升和改进，其中锁相环电路是一项关键的技术。
CMOS集成锁相环电路设计是一种高性能的电路设计，具有很强的抗干扰能力和工作稳定性。
本文将围绕着CMOS集成锁相环电路设计展开。
二、CMOS电路概述CMOS电路是现代电子工业中的重要部分，它可以实现数字、模拟和混合信号的处理。
CMOS电路主要包括nMOS、pMOS和CMOS电路。
其中nMOS电路是指只含有nMOS管的电路，pMOS电路是指只含有pMOS管的电路，CMOS电路是指同时含有nMOS和pMOS管的电路。
CMOS电路的特点是低功耗、高可靠性、小尺寸、低噪声等，这些特点使得CMOS电路在现代电子工业中占据了非常重要的地位。
三、CMOS集成锁相环电路设计锁相环电路是一种控制系统，可以将输入信号和参考信号锁定在一起。
锁相环电路主要由比例放大器、相位检测器、低通滤波器和VCO（电压控制振荡器）组成。
CMOS集成锁相环电路设计是在CMOS工艺基础上实现的锁相环电路设计，具有更加高效、可靠、精确的特点。
在CMOS集成锁相环电路设计中，采用了高速CMOS的工艺，使得锁相环电路在工作过程中的转速更快、精度更高并且功耗更低。
在CMOS集成锁相环电路设计中，需要注意时钟的稳定性、抗干扰能力和响应速度。
同时，设计者需要合理选择电路拓扑结构、调整电气参数和储存元件，使得整个电路在工作中更加稳定和可靠。
四、总结本文围绕着CMOS集成锁相环电路设计展开，首先介绍了CMOS电路的概述，然后详细讲述了CMOS集成锁相环电路的设计原理和注意事项。
CMOS集成锁相环电路设计具有非常高的可靠性和精度，对于现代电子工业的发展具有非常重要的意义。
《锁相环路》课件
环路滤波器
01
环路滤波器是锁相环路中的重要组成部分，用于滤除
鉴相器输出信号中的高频分量，以减小噪声和干扰。
02
它通常由RC电路或运算放大器构成，能够实现低通
滤波功能。
03
环路滤波器的参数设置对锁相环路的性能有很大影响
，需要根据实际情况进行调整。
压控振荡器
01
压控振荡器是锁相环路中的输出信号源，用于产生调频或调相 的输出信号。
05
锁相环路的设计与实现
设计原则与步骤
设计原则：稳定性、准确 性、可靠性、易实现性。
1. 确定系统参数和性能指 标。
3. 进行理论分析和仿真验 证。
设计步骤
2. 选择合适的元件和电路 结构。
4. 优化设计并进行实验测 试。
实现方法与技巧
实现方法：硬件实现、软件实现、软硬件结合 实现。
01
1. 选择合适的元件和电路，确保稳定性。
跟踪速的频率与相位精度
频率精度
锁相环路输出信号的频率与输入信号的频率之间的误差。
相位精度
锁相环路输出信号的相位与输入信号的相位之间的误差。
抗干扰性能与稳定性
抗干扰性能
锁相环路在存在噪声或干扰的情况下，保持锁定状态的能力。
稳定性
锁相环路在各种工作条件下，性能参数的变化情况，以及环路对参数变化的适应能力。
输出信号的调整与控制
调整环路参数
根据误差信号调整环路参数，如环路滤波器的增益、相位滞后等，以控制环路输 出信号的相位。
控制环路状态
通过调整环路参数，控制环路的锁定状态，使环路输出信号的相位与输入信号保 持一致。
04
锁相环路的性能指标
锁定时间与跟踪速度
锁定时间
锁相环工作原理
锁相环工作原理．锁相环工作原理锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。
其作用是使得电路上的时钟和某一外部时钟的相位同步。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。
因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。
因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。
锁相环路是一个相位反馈、）PD（鉴相器它由以下三个基本部件组成：自动控制系统。
．环路滤波器（LPF）和压控振荡器（VCO）。
锁相环的工作原理：1. 压控振荡器的输出经过采集并分频；2. 和基准信号同时输入鉴相器；3. 鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；4. 控制VCO，使它的频率改变；5. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。
锁相环可用来实现输出和输入两个信号之间的相位同步。
当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。
这时，压控振荡器按其固有频率fv进行自由振荡。
当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。
如果fR和fv相差不uR进行鉴相的结果，输出一个与uv和uR大，鉴相器对．和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。
环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。
锁相环原理
§1-2锁相环路的工作原理锁相环路实质上是一个相差自动调节系统。
为了掌握环路的工作原理，理解环路工作过程中发生的物理现象，必须导出环路的相位数学模型和微积分方程。
为此，首先必须了解组成基本锁相环路各部件的功能模型，然后串联起来就组成了锁相环路的相位数学模型，最后列出微积分方程。
§1-2-1 主要部件的功能模型锁相环路由三个基本部件组成如图1－1所示。
图中v i(t)和v o(t)分别表示环路的图1－1基本锁相环路的组成输入、输出信号电压。
现将三个基本部件的工作原理分述如下：1、鉴相器鉴相器的任务是对它的两个输入信号进行比较。
当环路锁定时，鉴相器输出正比于这两个输入信号相位差的直流电压V d。
鉴相器的电路形式很多，有模拟的、取样的和数字的。
作为原理分析，通常使用正弦特性的鉴相器。
理由是正弦理论比较成熟，分析简单方便，实际上各种鉴相特性当信噪比降低时，都趋向于正弦特性。
原则上，任何一种理想的模拟乘法器都可以作为具有正弦特性的鉴相器，如图1－2所示。
输入信号v i(t)和压控振荡器的输出信号v o(t)分别加到乘法器的两个输入端。
设输入信号为v i(t)=V i sin[ωi t+θi(t)](1-1)式中，V i为输入信号的振幅；ωi为输入信号的角频率；θi(t)为输入信号以其载波相位ωi t为参考的瞬时相位。
压控振荡器输出信号为v o(t)=V o cos(ωo t+θo(t))(1－2)式中，V0为压控荡器输出信号的振幅；ωo为压控荡器固有角频率；θo (t)为压控振荡器输出的信号以其固有振荡相位ωo t 为参考的瞬时相位。
图1－2等效鉴相器(乘法器)一般情况下，两个输入信号的频率是不相同的。
但是，相位比较只有在相同频率情况下才有意义，所以为了适应鉴相器进行同频比相的需要，现统一以压控振荡器固有振荡相位ωo t 为参考。
故需重新定义v i (t)的瞬时相位。
现将输入信号瞬时相位改写为[ωi (t)+θi (t)]=ωo t+[(ωι−ωο)t+θi (t)]=ωo t+θ1(t)(1－3)式中，θ1(t)=(ωι−ωο)t+θi (t)=Δωo t+θi (t)(1－4)这里θ1(t)是以固有振荡相位ωo t 为参考的输入信号瞬时相位。
锁相环工作原理
锁相环工作原理锁相环（Phase-Locked Loop，简称PLL）是一种常用的电子电路，用于将输入信号与参考信号进行比较，并通过反馈控制，使得输出信号与参考信号保持相位一致。
锁相环广泛应用于通信系统、时钟同步、频率合成等领域。
本文将详细介绍锁相环的工作原理及其组成部分。
一、锁相环的组成部分锁相环主要由相位比较器、低通滤波器、控制电压源和振荡器四个主要部分组成。
1. 相位比较器（Phase Detector）相位比较器是锁相环的核心部分，用于比较输入信号与参考信号的相位差，并产生一个误差电压。
常见的相位比较器有异或门、乘法器等。
相位比较器的输出电压正比于输入信号与参考信号的相位差，用于驱动锁相环的控制电路。
2. 低通滤波器（Low Pass Filter）低通滤波器用于对相位比较器输出的误差电压进行滤波，去除高频噪声，得到平滑的控制电压。
低通滤波器通常采用RC滤波器或者积分器。
3. 控制电压源（Voltage Controlled Oscillator）控制电压源是锁相环的输出部分，它根据低通滤波器输出的控制电压来控制振荡器的频率和相位。
控制电压源通常采用电压控制振荡器（VCO）。
4. 振荡器（Oscillator）振荡器是锁相环的参考信号源，它产生一个稳定的参考信号，并与输入信号进行比较。
常见的振荡器有晶体振荡器、LC振荡器等。
二、锁相环的工作原理锁相环的工作原理可以分为两个阶段：捕获阶段和跟踪阶段。
1. 捕获阶段在捕获阶段，锁相环的目标是将输出信号与输入信号的相位差逐渐减小，直到达到稳定的状态。
具体步骤如下：a. 相位比较器比较输入信号与参考信号的相位差，产生一个误差电压。
b. 低通滤波器对误差电压进行滤波，得到平滑的控制电压。
c. 控制电压源根据控制电压调节振荡器的频率和相位，使得输出信号的相位逐渐接近参考信号的相位。
d. 当输出信号的相位与参考信号的相位差小于某个阈值时，进入跟踪阶段。
锁相环的组成和工作原理
锁相环的组成和工作原理锁相环（Phase Locked Loop，简称PLL）是一种经常用于时钟恢复、频率合成和频率同步等应用的电路。
它由几个组成部分构成，包括相频偵测器（Phase Frequency Detector，简称PFD）、环形計數器（Divider），低通滤波器（Loop Filter）和振荡器（VoltageControlled Oscillator，简称VCO）。
锁相环通过调节振荡器的频率，以跟踪和同步输入信号的相位和频率。
锁相环的工作原理如下：1. 相频检测：锁相环的相频检测器（Phase Frequency Detector，简称PFD）用于测量输入信号和反馈信号之间的相位差和频率差。
根据相频检测器的输出，可以得到一个锁定的电压信号，该信号与相位差和频率差成正比。
2. 环形计数器：环形计数器（Divider）是用于将输出信号的频率降低至可控制范围的计数器。
当输出信号进入环形计数器时，计数器开始对信号进行计数，并输出一个较低频率的信号作为反馈信号输入到PFD中。
3. 低通滤波器：低通滤波器（Loop Filter）用于减小环形计数器输出信号的噪音，并将输出信号平滑化。
滤波器的输出电压与输入信号的频率和相位差成正比。
通过调整滤波器的参数，可以控制锁相环的锁定时间和跟踪精度。
4. 振荡器：振荡器（Voltage Controlled Oscillator，简称VCO）是一个根据输入电压的大小来调整输出频率的振荡器。
当输入电压增加时，振荡器的输出频率也会增加；当输入电压减小时，振荡器的输出频率也会减小。
在锁相环中，VCO的频率通过调节输入电压来实现相位和频率的跟踪。
当锁相环处于锁定状态时，相位差为零，频率差为零，输入信号的相位和频率与反馈信号完全同步。
如果输入信号的相位或频率发生变化，锁相环会通过调节VCO的频率来追踪这些变化，并使输入信号的相位和频率保持同步。
锁相环的工作原理可以简单描述为：输入信号经过相频检测器和环形计数器，产生一个较低频率的反馈信号。
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摘要：简单介绍了锁相环电路的基本概念及原理，以通用型集成锁相环4046为例主要介绍了锁相环的电路组成、器件参数及工作原理，并对COMS集成锁相环CC4046的应用做了简单研究。
关键词：锁相环鉴相器压控振荡器
1 引言
锁相环作为一种重要的功能电路在通信、导航、控制、仪器仪表等领域得到了广泛的应用。
20世纪70年代以后随着集成电路技术的飞速发展，出现了多种型号的集成锁相环产品，其中模拟式集成锁相环以NE/SE 560系列最为常用，COMS集成锁相环CD/CC4046最具代表性。
两者基本原理相同，区别在于前者的鉴相器由模拟电路组成，而后者由逻辑电路组成。
2 锁相环的基本概念
所谓锁相，就是相位同步的自动控制。
完成两个信号间相位同步的自动控制系统的环路叫做锁相环，也称PLL（Phase Locked Loop)。
最典型的锁相环由鉴相器（Phase Detector）,环路滤波器（Loop Filter）,压控振荡器（Voltage Controlled Oscillator）三部分组成，如图1所示。
图1 PLL功能框图
其中，鉴相器相位比较作用，其输出电压反映两个输入信号间的相位差（与频率之差成线性关系）的大小。
该电路通过具有低通特性的环路滤波器后，建立起一个平均电压，作用于VCO的控制输入端，VCO的振荡频率则由其控制电压的大小决定，当控制电压=0
时，对应的振荡频率称为VCO的固有频率。
整个环路根据负反馈的原理构成，鉴相器的输出电压总是朝着减小VCO振荡频率与输入信号之差的方向变化，直到VCO振荡频率与输入信号频率获得一致，当这种情况出现时，称VCO的频率锁定于输入信号的频率或简称锁定。
环路由失锁状态进入锁定状态的过程称为捕捉过程。
在捕捉过程中，VCO振荡频率逐渐趋同于输入信号频率的现象，称作频率牵引。
在频率牵引过程中，环路有能力自行锁定的最大输入信号频率范围称为捕捉频带或简称捕捉带，它是反映捕捉能力优劣的一个重要指标。
另一方面，环路锁定后，VCO的振荡频率自动跟踪输入信号频率的变化并能维持锁定的最大频率变化范围称为环路的跟踪频带或简称同步带，它是反映跟踪性能优劣的一个重要指标。
锁相环由起始的失锁状态到最终的锁定状态所允许的输入信号频率范围定义为频率捕捉范围；锁相环始终处于锁定状态所允许的输入信号频率范围定义为频率锁定范围。
对应于图1锁相环框图的基本原理电路如图2所示。
图2 锁相环原理电路图
图中运算放大器A₁,A₂构成压控振荡器，实现V/F变换。
模拟乘法器被用作鉴相器，与由
,C₂,及A₃构成的环路滤波器实现F/V变换。
两者按照负反馈调节原理构成闭合环路，使输出信号在一定范围内跟踪输入信号的频率变化，并保持相位同步。
3．通用型CMOS锁相环4046
集成锁相环有通用型和专用型两个系列，本文以广泛应用的通用型集成锁相环4046为典型，介绍集成锁相环的电路组成、器件参数及应用。
COMS4046锁相环在信号处理和数字系统中得到广泛应用，如可用于频率调制、频率制定、时钟同步和频率合成的方面。
它是由COMS电路构成的多功能单片集成锁相环，具有功耗低、输入阻抗高、电源电压范围宽等优点。
3.1 4046锁相环电路的基本组成和基本原理
锁相环4046的组成如图3所示。
外引脚线排列如图4所示。
与其他锁相环不同的是4046具有两个可选用的鉴相器PDⅠ和PDⅡ，相位比较器Ⅰ（PDⅠ）是一个异或门适用于输入信号中噪声分量较多、信噪比较低的场合，但要求输入信号具有50%的占空比。
当无信号或噪
声信号输入时，异或门输出的平均电压等于/2,经低通滤波器后送到VCO输入端9，使
VCO在中心频率上起振；PDⅡ有四个触发器、控制门和三态输出电路组成；是边缘触发工作方式的鉴相器，因而对输入信号占空比无特定的要求，但PDⅡ的信噪比容限不如PDⅠ高。
输入信号只要求复合COMS逻辑电平要求，便可由引脚14直接介入，其逻辑“0”电平为
（-）的30%以下，其逻辑“1”电平为（-）的70%以上。
对于较小幅度的输入信号，必须经过电容耦合输入。
输入信号经高输入阻抗放大器连接PDⅠ和PDⅡ的输入端，
PDⅠ和PDⅡ的另一输入端则连接引脚3，作为比较信号输入端接入来自引脚4的VCO输入信号。
鉴相结果在引脚2和引脚13上同时送出可在两者中择一使用。
引脚1上将给出反映锁相环工作状态的指示信号，高电平表示环路已锁定。
检测这一指示信号可随时掌握锁相环的工作状态，给实际应用带来方便。
环路低通滤波器的功能可通过外接R₃、C ₃实现，滤波后的电压经引脚9接VCO的控制输入端上，同时还经由源极输出器组成的电压跟随器A ₂从引脚10输出。
R ₁、R ₂、C ₁是VCO要求的外接元件。
引脚5是禁止输入端，加高点平时禁止VCO和A ₂工作。
4046集成器件可由内部稳压管提供基准电压UZ（典型值为5.4V），但稳压管的限流电阻需经引脚15外接。
图3 PLL组成框图
图4 外引脚排列图
3.2 4046的主要参数
4046集成锁相环的主要参数（以CD4046为例）如下：
工作频率：≤500Hz
电源电压：5~15V（通常USS为0V）
输入信号幅度：≥250Mv
VCO输入阻抗：≥Ω
输出驱动电流：≥2.6mA
4046锁相环的工作频率与外接元件R ₁、R ₂、C ₁及压控振荡器的输入控制电压有关。
当分别为、时，对应的最低及最高振荡频率可由一下经验公式计算：
≈(1)
≈(2)
式中，为寄生电容，约30pF；R ₁、R ₂的取值范围一般为10KΩ～1MΩ；当≥10V,C₁取
值大于50PF，当≥5V时C1大于100PF。
构成锁相环应用电路时，为使锁相环工作在最佳状态，在外接元件参数选择时，既要考虑到使压控振荡器的中心频率
=（+） (3)
响应输入信号的中心频率，同时又要兼顾最高频率和最低频率。
4046锁相环的捕捉带及同步带的带宽与选用的鉴相器有关，当选用PDII做鉴相器时，捕捉带和同步带具有相同的带宽
==±（+）（4）
当选PDI做鉴相器时，捕捉带将小于同步带。
4 锁相环4046的应用
4.1报警器电路
（1）电子用途采用锁相环构成双音频振荡器，主要用于自动控制设备中的报警器电路[2]
（2）工作原理图5所示电路是由锁相环CD4046、六反相器CC4049 和四双相模拟开关CC4066等构成的报警器。
图5 报警器电路
电路中CC4069构成一个低频振荡器，其输出控制CC4066。
当模拟开关导通时，高电平经R₁给C₂充电，当模拟开关断开时，C₂经R₂放电。
因为C₂两端的电压控制CD4046的VCO 频率，结果产生了双音频报警信号。
改变RC时间常数可以改变报警的声音，调节电位器RP₁可以调节震荡周期，RP₂可控制低频频率，R₂和C₂可抑制自激。
（3）电路处置锁相环只用了VCO部分，相位比较器部分没有使用，其引脚可悬空。
16脚接电源，8脚接地。
4.2 倍频电路
（1）电路用途采用锁相环构成倍频电路。
（2）工作原理图6所示电路由锁相环CD4046和12位二进制串行计数器/分频器集成电路CC4040组成。
电路中，CC4040接在CD4046 VCO输出端和比较器输入端之间。
这样，
频率锁定时，计数器输出信号频率/2⁴和锁相环输入频率相等，即= /2⁴,从而得到倍频
输出信号。
图6 倍频电路图
电路中由CC4040构成16倍频率。
改变CC4040输出端口接线可以构成不同倍频电路。
（3）电路处置锁相环集成电路CC4046的相位比较器I没有使用，其输出端可以悬空，其他不用引脚均可悬空。
5 结束语
随着现代科学技术的发展，锁相环电路作为一种重要的功能电路在通信、导航、控制、仪器仪表等领域得到了广泛的应用。
本文对锁相环电路（以通用型集成锁相环4046为例）作了详细的介绍，并对其应用作了简单研究，具有很强的实用性。
参考文献
[1] 刘京南，王成华，电子电路基础。
北京：电子工业出版社，2002.
[2] 魏立君，韩华奇。
CMOS 4000 系列60中常用集成电路的应用。
北京：人民邮电出版社，1996.
[3] 刘水红，胡捷。
由CMOS4046构成的脉冲发生电路及其应用。
电子与自动化。
1998（4）.。