清华大学微电子所数字集成系统第四讲

《数字集成电路》课件

1 滤波
去除噪声、增强信号的关键技术。
2 变换
将信号在时域与频域之间转换的方法。
3 压缩
减少数据量，方便存储和传输。
数字信号处理中的滤波器设计
FIR滤波器
时域响应仅有有限个点，稳定性好。
IIR滤波器
时域响应呈指数衰减，延时较小。
模拟/数字混合信号集成电路
1
基础理论
混合信号电路设计所需的模拟电路与数字电路基础知识。
时序逻辑电路
触发器与锁存器
用于存储时钟信号冲突消除和数据暂存。
计数器
移位寄存器
用于计算和记录触发事件的数量。
用于数据移位操作，实现数据的串行传输。
数字信号处理技术
数字信号处理（DSP）是用数字计算机或数字信号处理器对原始信号进行处理、分析和存储的一种技术。它在通信、音频处理和图像处理等领域具有广泛应用。
《数字集成电路》PPT课件
数字集成电路PPT课件大纲： 1. 什么是数字集成电路 2. 数字集成电路的分类和结构
数字电路设计的流程
1
需求分析
确定数字电路的功能与性能要求，并定义输入输出及约束条件。
2
电路设计
利用逻辑门、触发器等基本组件进行数字电路设计。
3
电路仿真
使用仿真软件验证数字电路中的电气特性和功能。
2 低功耗设计
3 增强型通信
减少功耗，延长电池寿命。
提升通信性能和速度。
2
模拟数字转换
模拟和数字信号之间的转换方法和技术。
3
功耗与噪声
如何平衡功耗Βιβλιοθήκη 噪声性能。电路模拟与仿真SPICE仿真
使用电路仿真软件模拟电路的工作状态。
参数提取与建模

清华大学数字集成电路作业四

2011-2012《数字VLSI 》第四次课程作业
（一）请计算P 型树动态逻辑反相器的上拉逻辑努力（g ）和本征延时(p)，并与
NMOS 管驱动能力减半的HI-skew 反相器的上拉逻辑努力与本征延时进行比较。

假设标准反相器的PMOS 和NMOS 尺寸之比为2，自载系数等于1。

（二）写出下面电路对应的F 关于A ，B 的布尔表达式：
（三）下图的动态电路中，若预充电节点处的电容为15 f F ，其余所有内部节点
处的电容均为 10 f F 。

在这个动态电路后面接
一个栅电容为20 f F 的理想反相器，它在V M =
V dd /2 时发生翻转。

问在什么情况下，由于电
荷分享将使动态电路后面连接的反相器错误
翻转？求出此时反相器输入端的电平 Vo （用
V dd 来表示），忽略NMOS 管的阈值损失。

指
出如何才能避免这一问题的发生。

（注意：
动态电路预充电节点处的电容15 f F 不包括后
面所接反相器的栅电容在内。

）。

《微电子与集成电路设计导论》第四章半导体集成电路制造工艺

4.4.2 离子注入
图4.4.6 离子注入系统的原理示意图
图4.4.7 离子注入的高斯分布示意图
4.5 制技术 4.5.1 氧化
1. 二氧化硅的结构、性质和用途
图4.5.1 二氧化硅原子结构示意图
氧化物的主要作用： ➢ 器件介质层 ➢ 电学隔离层 ➢ 器件和栅氧的保护层 ➢ 表面钝化层 ➢ 掺杂阻挡层
F D C x
C为单位体积掺杂浓度，
C x
为x方向上的浓度梯度。
比例常数D为扩散系数，它是描述杂质在半导体中运动快慢的物理量，它与扩散温度、杂质类型、衬底材料等有关；x为深度。
左下图所示如果硅片表面的杂质浓度CS在整个扩散过程中始终不变，这种方式称为恒定表面源扩散。
图4.4.1 扩散的方式
自然界中硅的含量极为丰富，但不能直接拿来用。因为硅在自然界中都是以化合物的形式存在的。
图4.1.2 拉晶仪结构示意图
左图为在一个可抽真空的腔室内置放一个由熔融石英制成的坩埚，调节好坩埚的位置，腔室回充保护性气氛，将坩埚加热至 1500°C左右。化学方法蚀刻的籽晶置于熔硅上方，然后降下来与多晶熔料相接触。籽晶必须是严格定向生长形成硅锭。
涂胶工艺的目的就是在晶圆表面建立薄的、均匀的、并且没有缺陷的光刻胶膜。
图4.2.4 动态旋转喷洒光刻胶示意图
3. 前烘
前烘是将光刻胶中的一部分溶剂蒸发掉。使光刻胶中溶剂缓慢、充分地挥发掉，保持光刻胶干燥。
4. 对准和曝光
对准和曝光是把掩膜版上的图形转移到光刻胶上的关键步骤。
图4.2.5 光刻技术的示意图
图4.2.7 制版工艺流程
4.3 刻蚀
（1）湿法腐蚀
（2）干法腐蚀 ➢ 等离子体腐蚀 ➢ 溅射刻蚀 ➢ 反应离子刻蚀

清华大学《数字集成电路设计》周润德第7章数据通路乘法器

第二节乘法器（一）乘法器的应用与实现：（1）应用：1. 硬件乘法器可大大提高运算速度，超过软件实现2. 数字信号处理（DSP）相关（Correlation）、滤波（Filtering）卷积（Convolution）、频率（Frequency）3. 与其它运算电路集成，组成功能很强的协处理器（2）实现：1. 求部分积2. 移位3. 相加（3）分类：1. 并行：a）组合阵列b）脉动阵列c ）波茨编码d ）Wallace Tree e ）流水线式2. 串行3. 串并行（4）选择乘法器的原则：1. 速度2. 数据处理量（Throughput ）3. 精度4. 面积（二）组合阵列乘法器（Array Multiplier ）（1）基本原理：称为“部分积”位（点积），共有个，由与门产生。

2)(1010ji j m i n j i y x P +−=−=∑∑=y x j i mn（2）RCA 阵列乘法器结构：RCA 阵列乘法器结构：对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）n n ×n)2(−n n n 2n m ×nnm mn −−mn（3）设计原则：乘法器存在许多延时几乎相同的关键路径，因此重点放在Adder上，使加法器的Sum和Carry的传输时间相同！传输门实现全加器：“求和”与“进位”时间相同CSA阵列乘法器的实现五种类型单元电路，其中Cell 2、Cell 4、Cell 5 含全加器（FA）Cell 1Cell 2Cell 3Cell 4Cell 5最后求和有可用CPA 故总共有即=n2.结构实现（n=4）（四）改进的波茨编码乘法器（1）原理（基4 波茨编码乘法器）：1. 阵列乘法器的缺点：加法阵列大，运算次数多, 运行速度慢2. 解决关键：减少加法阵列减少部分积的数目每次乘数中取k 位（例如k ＝2）与被乘数相“与”产生部分积（即波茨编码乘数）。

清华大学《数字集成电路设计》周润德第4章互连线

＝R− Z0 R+ Z0
V = V inc (1 + ρ )
I = I inc (1 − ρ )
2004-9-22
清华大学微电子所《数字大规模集成电路》周润德
第 4 章第 27 页
源电阻 > 特征阻抗源电阻 < 特征阻抗
无损传输线的瞬态响应
源电阻 = 特征阻抗
2004-9-22
源电阻 < 特征阻抗有限的上升斜率
清华大学微电子所《数字大规模集成电路》周润德
第 4 章第 23 页
考虑连线RC延时的准则
• 当连线的 RC 延时与驱动门的延时相比较大，即：
（tpRC >> tpgate ）时需要考虑连线的 RC 延时。
需要考虑RC延时的连线临界长度为：
Lcrit >> √ tpgate/0.38 rc
• 当连线输入端信号的上升或下降时间小于连线的上升或下
一般制造商会提供每层的面电容和周边电容。实际设计时，可以查表或查图。
考虑性能时，电容的计算：
1。要用制造后的实际尺寸， 2。考虑延迟或动态功耗时，一般用最坏情况
（最大宽度W ，最薄介质） 3。考虑竞争情况时用最小宽度W 及最厚介质。
2004-9-22
清华大学微电子所《数字大规模集成电路》周润德
1.75
导线层
Poly
Al1
Al2
Al3
Al4
Al5
电容
40
95
85
85
85
115
2004-9-22
清华大学微电子所《数字大规模集成电路》周润德
第 4 章第 11 页
导线电容 (0.25 µm CMOS)

清华大学MEMS课程讲义

z.wang@3/65微电子学研究所5/65微电子学研究所Institute o f Microelectronics目前尚未完全清楚: 氧和硅原子间的分子间作用力Where dose H 2O go?Escapes from the interface or remains there?其他微加工技术三维MEMS 结构工艺集成封装键合(Anodic Bonding)硅和含钠玻璃接触后，施加电压和一定温度微电子学研究所11/65微电子学研究所Institute o f Microelectronics1 2 3 1) How to etch?2) Double-side litho?15/65微电子学研究所Institute o f Microelectronicsbformung (molding)模铸2. 显影4. 金属模6. 脱模Mould cavityResist structurePlastic structure5. 模铸3. 电铸1. 光刻Plastic (moulding compound)Metal Resist structure Electrical conductive base plateBase plateAbsorber structure Maskmembrane Resist 其他微加工技术三维MEMS 工艺集成封装LIGA17/65微电子学研究所Institute o f Microelectronics其他微加工技术三维MEMS结构工艺集成封装软光刻技术软光刻soft lithography定义：掩膜版为软性材料对比于mask分类微接触印刷PDMSSU －8硅PE 薄膜玻璃玻璃(a)(b)(c)(d)(e)(f)制造并硅烷化母版二氧化硅或光刻胶等在母板上灌注PDMS固化并释放PDMSPDMS 变形下垂粘附衬底压印与热压ResonatorTweezer 镊子体微加工工艺集成P1增加时敏感元件的形状低压腔玻璃基底双膜片结构支承梁压力入口固定梁顶角上方集成电极41/65微电子学研究所Institute o f Microelectronics其他微加工技术三维MEMS结构工艺集成微加工工艺集成表面微加工工艺集成微电子学研究所Institute o f MicroelectronicsCMOS表面微加工区硅衬底SiN SiO2牺牲层多晶硅结构层(a)填充SiO2，CMP平整(b) (c)刻蚀SiO2，释放结构(d)53/65微电子学研究所Institute o f Microelectronics59/65微电子学研究所Institute o f Microelectronics其他微加工技术三维MEMS结构工艺集成封装MEMS封装。

清华大学《数字集成电路设计》周润德第8章时序电路

LOGIC对扰动不敏感（2）Register寄存器为存放二进制数据的器件，通常由Latch 构成。

一般地，寄存器为边沿触发。

（3）flip-flops（触发器）任何由交叉耦合的门形成的双稳电路Register 时序参数D Q Clk T Clk D tsu Q tc-q thold注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所《数字大规模集成电路》周润德第 8 章 (1) 第 11 页Latch 时序参数Latch 的时序（ Timing ）参数还要考虑tD 2 D Q DQtD-qQClkClktC 2QtC 2Q寄存器（Register）2004－12－1锁存器（Latch）第 8 章 (1) 第 12 页清华大学微电子所《数字大规模集成电路》周润德Latch 时序参数D Q Clk正电平 Latch 时钟负边沿T Clk D tc-q PWm thold td-q tsuQ注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所《数字大规模集成电路》周润德第 8 章 (1) 第 13 页最高时钟频率φ FF’s LOGIC tp,comb最高时钟频率需要满足：tclk-Q + tplogic+ tsetup < T =但同时需要满足:其中tplogic = tp,comb (max) tcd:污染延时（contamination delay） = 最小延时（minimum delay）第 8 章 (1) 第 14 页tcdreg + tcdlogic > thold =2004－12－1其中清华大学微电子所《数字大规模集成电路》周润德研究不同时刻（t1, t2）FF1φ (t1) LOGIC t p,combφ (t2)CLKt1tsu D tholdFF1 输入数据应保持稳定t tsuF F2t2holdtFF2 输入数据应保持稳定tclk-q QFF1 输出数据经组合逻辑到达 t 已达稳定寄存器输入端tclk-Qtp,comb (max）tsetup因此要求：tclk-Q + tp,comb (max) + tsetup < T =2004－12－1清华大学微电子所《数字大规模集成电路》周润德第 8 章 (1) 第 15 页研究同一时刻（t1）t1 时FF1φ (t1) LOGIC FF1 t p,combt1 时FF2输入数据（2）φ (t1)输入数据（1）tclk-q QFF1 输出数据已达稳定经组合逻辑已到达FF2 输入端破坏了本应保持的数据（2）tt1tcdregtcdlogicholdsuD输入数据（2）应保持稳定至 t1F F2t因此要求 := tcd: 污染延时（contamination delay） = 最小延时（minimum delay）2004－12－1清华大学微电子所《数字大规模集成电路》周润德第 8 章 (1) 第 16 页tcdreg + tcdlogic > thold写入（触发）静态 Latch 的方法：以时钟作为隔离信号, 它区分了“透明” （transparent ）和“不透明” （opaque）状态CLKCLKQ CLKD CLKDD弱反相器CLKMUX 实现弱反相器实现（强制写入）（控制门可仅用NMOS实现）2004－12－1清华大学微电子所《数字大规模集成电路》周润德第 8 章 (1) 第 17 页Latch 的具体实现基于Mux 的 Latch负（电平） latch (CLK= 0 时透明) 正（电平） latch (CLK= 1 时透明)1 D 0Q D0 1QCLKCLKQ = Clk ⋅ Q + Clk ⋅ In2004－12－1Q = Clk ⋅ Q + Clk ⋅ In第 8 章 (1) 第 18 页清华大学微电子所《数字大规模集成电路》周润德基于（传输门实现的） Mux 的 LatchCLKQ CLK DCLK（1）尺寸设计容易（2）晶体管数目多（时钟负载因而功耗大）2004－12－1清华大学微电子所《数字大规模集成电路》周润德第 8 章 (1) 第 19 页基于（传输管实现）Mux 的 Latch（仅NMOS 实现）CLK QM QM CLK CLKCLK仅NMOS 实现不重叠时钟（Non-overlapping clocks）（1）仅NMOS 实现，电路简单，减少了时钟负载（2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）2004－12－1清华大学微电子所《数字大规模集成电路》周润德第 8 章 (1) 第 20 页Q单元形式的Latch采用串联电压开关逻辑（CVSL）QNon-overlap时间过长，存储在动态节点上的电荷会泄漏掉（故称伪静态）低电压静态Latch双边沿触发寄存器RS Latch?动态Latch 和Register（1）比静态Latch和Register 简单（2）基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）（3）不破坏的读信息：因此需要输入高阻抗的器件传输门构成的动态边沿触发寄存器（只需8 个晶体管，节省功耗和提高性能，甚至可只用NMOS 实现）动态节点。

清华大学《数字集成电路设计》周润德第5章 CMOS反相器

第五章 CMOS 反相器第一节对逻辑门的基本要求（1）鲁棒性（用静态或稳态行为来表示）静态特性常常用电压传输特性（VTC）来表示（即输出与输入的关系），传输特性上具有一些重要的特征点。

逻辑门的功能会因制造过程的差异而偏离设计的期望值。

V(y) 电压传输特性（直流工作特性）VOH fV(y)=V(x)VM开关阈值VOL VOL VOHVOH = f(VOL) VOL = f(VOH) VM = f(VM)V(x)额定电平2004-9-29 清华大学微电子所《数字大规模集成电路》周润德第5章第1页（2）噪声容限：芯片内外的噪声会使电路的响应偏离设计的期望值（电感、电容耦合，电源与地线的噪声）。

一个门对于噪声的敏感程度由噪声容限表示。

可靠性―数字集成电路中的噪声v(t) i(t)V DD电感耦合电容耦合电源线与地线噪声噪声来源：（1）串扰（2）电源与地线噪声（3）干扰（4）失调应当区分：（1）固定噪声源（2）比例噪声源浮空节点比由低阻抗电压源驱动的节点更易受干扰设计时总的噪声容限分配给所预见的噪声源2004-9-29 清华大学微电子所《数字大规模集成电路》周润德第5章第2页噪声容限（Noise Margin）V“1” V OH V IHout OH 斜率 = -1V不确定区斜率 = -1ILV “0” VVOLOL V IL V IH V in2004-9-29清华大学微电子所《数字大规模集成电路》周润德第5章第3页噪声容限定义"1"噪声容限（Noise Margin）容许噪声的限度V IH高电平噪声容限VOHNM H未定义区低电平噪声容限V OL "0" NM L V IL抗噪声能力（Noise Immunity）抑止噪声的能力门输出门输入2004-9-29清华大学微电子所《数字大规模集成电路》周润德第5章第4页理想逻辑门V outg=∞Ri = ∞ Ro = 0 Fanout = ∞ NMH = NML = VDD/2V in2004-9-29清华大学微电子所《数字大规模集成电路》周润德第5章第5页早期的逻辑门5.0 4.0 3.0 2.0 VM 1.0 NM H NM L0.01.02.03.0 V in (V)4.05.02004-9-29清华大学微电子所《数字大规模集成电路》周润德第5章第6页（3） “再生”特性：逻辑门的“再生”特性使被干扰的信号能恢复到名义的逻辑电平。

清华大学《数字集成电路设计》周润德第1章(课件)绪论

电话： 62774249 电子邮件：shandy98@
2004-9-15
清华大学微电子所《数字大规模集成电路》周润德
第1章第3页
评分规则（Grading Policy)
（1）作业： 20％
第 4 周起，每周一次，一周完成，上课时交，迟交无效
（2）期中考试：20％
100
P6 Pentium ® proc
10
8086 286
486
386
8085
1
8080
8008
4004
0.1 1971
1974
1978 1985 年
1992
最先进微处理器的功耗持续增长
2000
资料来源： Intel
2004-9-15
清华大学微电子所《数字大规模集成电路》周润德
第 1 章第 21 页
2004-9-15
清华大学微电子所《数字大规模集成电路》周润德
第 1 章第 17 页
微处理器单个芯片尺寸的增长趋势
100
单个芯片尺寸 (mm)
P6
10
486 Pentium ® proc 386
8080
286 8086
8085
8008
4004
资料来源： Intel
1 1970
1980
1990 年
每1.96年翻一倍!
Pentium® III
Pentium® II
Pentium® Pro
Pentium® i486
i386
80286
10
1 1975
8086
1980
1985 1990
1995
2000
资料来源: Intel

清华大学数电4组合课件

10
G1门是非门, 强调低电平有效
YS ' ( I 0 ' I1 ' I 2 ' I 3 ' I 4 ' I 5 ' I 6 ' I 7 ' S )'
YEX ' (YS ' S )'
S’是“使能”信号低电平有效代表无输入信号 11
代表“有输入信号”
Y2' [( I 7 I 6 I 5 I 4 ) S ]'
一、编码器(Encodor)
编码：用二值代码表示具体事物(变量）。如：用0101表示十进制数5。编码器分为普通编码器和优先编码器。（一）普通编码器普通编码器任何时刻只允许一个输入有效。以3位二进制编码器的设计为例:
注意这个名称
8
1.真值表
2.函数式
' ' ' ' ' ' ' ' ' ' ' ' Y2 I 7 I 6 I 5 I 4 I 3 I 2 I1' I 0 I 7 I 6 I 5 I 4 I 3 I 2 I1' I 0
Z 3 m ( 2,3,5) ( m m m )
' 0 ' 2
' ' 5 ' 4 ' ' 7
Z 4 m (0,2,4,7 ) ( m m m m )
由于译码器输出低电平有效，故选用与非门
25
（四）显示译码器 1.七段字符显示器这种显示器可用多种发光器件构成。例如半导体发光二极管、液晶等。这里以发光二极管为例进行说明。半导体数码管BS201A的外形图、等效电路：驱动电路共阴极接法 VCC T R 共阳极接法 VCC D

清华大学《数字集成电路设计》周润德第2章数据通路加法器

，以减小 Carry − out 信号的负载。
c）尽量使 Carry − out 的线短，并少用扩散层作为布线层。
d）把 Carry − in 信号驱动的管子放在靠近输出端。 e）通过仔细模拟决定管子尺寸。
f）结构优化：使一个全加器的所有输入反相将使它的所有输出反相（这一特性称为加法器的反相特性）。
控制信号
1
1
数据 2
2
输入
n
n
1
1
2
2
数据
输出
n
n
2004－11－3
清华大学微电子所《数字大规模集成电路》周润德
第7章（1）第 7页
第一节加法器
加法器常常是限制速度的部件。加法器的优化可在逻辑级和电路级进行
全加器（Full-Adder）
AB
Cin
Full adder
Cout
Sum
2004－11－3
清华大学微电子所《数字大规模集成电路》周润德
第7章（1）第 27页
（三）曼彻斯特进位链（ Manchester Carry Chain ）（1）基本原理（以动态实现为例）：
A⊕B A⊕B
清华大学微电子所《数字大规模集成电路》周润德
A⊕B
A⊕B
第7章（1）第 25页
CPL ( Complement Pass Transistor Logic) 加法器
2004－11－3
清华大学微电子所《数字大规模集成电路》周润德
第7章（1）第 26页
DPL实现的全加器
2004－11－3
输出端
2. 在这一加法器的进位链中可以利用加法器的反相特性来消除
反相门。
__
a ⊕ b ⊕ C in = a ⊕ b ⊕ C in = SUM

清华大学微电子与纳电子学本科课程介绍

微电子与纳电子学系00260011 晶体管的发明和信息时代的诞生1学分16学时The Invention of Transistors and the Birth of Information Age晶体管的发明，是二十世纪最重要的科技进步。

晶体管及以晶体管核心的集成电路是现代信息社会的基础，对社会的进步起着无以伦比的作用。

晶体管的发明，源于19世纪末20世纪初物理学、电子学以及相关技术科学的迅速成熟。

晶体管的发明造就了一大批物理学家、工程师。

晶体管的发明，也随之产生了许多著名的研究机构与重要的公司，如贝尔实验室、仙童公司、Intel等都与晶体管的发明密切相关。

“以铜为鉴，可正衣冠；以古为鉴，可知兴替；以人为鉴，可明得失”。

晶体管发明作为现代科技史上的重大事件发生过鲜为人知的重要经验和教训，涉及科研管理、人才和科学方法等诸多方面，可以从成功和失败两个方面为后人提供十分重要的借鉴与启示。

本课程试图从晶体管的发明到信息社会的诞生，探讨技术革命和创新的方向，为大学低年级学生将来从事科学研究建立正确的思想观。

所讨论的课题包括，科学预见和准确选题的重要性、科学研究的方法、放手研究的政策、知人善任和合理配备专业人才等。

00260051 固体量子计算器件简介1学分16学时Introduction to Solid-State Quantum Computing Devices作为量子力学和信息学的交叉，量子信息学是最近二十多年迅速发展起来的新兴学科，量子信息处理技术能够完成许多经典信息技术无法实现的任务。

比如，一旦基于量子信息学的量子计算机得以实现，其在几分钟内就可解决数字计算机几千年才能解决的问题，那么用它就可及时地破解基于某些数学问题复杂性假定之上的传统保密通信的密钥，从而对建立于经典保密系统行业的信息安全构成根本性的威胁。

这种新兴技术的实现可以直接地应用于国防，政治，经济和日常生活。

本课程在此大的学术背景下展开，主要介绍最有希望成为量子比特的固体量子相干器件的基本原理和目前的研究状况，以及如何用这些器件实现量子计算。

清华大学集成电路先进制造本科主干课程

清华大学集成电路先进制造本科主干课程微纳电子学系集成电路工程领域（全日制工程硕士专业学位研究生）一、培养目标和要求集成电路工程领域培养集成电路设计与应用高级工程技术人才和集成电路制造、测试、封装、材料与设备的高级工程技术人才。

集成电路工程领域的工程硕士要求具备本领域扎实的基础理论和宽广的专业知识以及管理知识，较为熟练地掌握一门外国语，掌握解决集成电路工程问题的先进技术方法和现代技术手段，具有创新意识和独立承担解决工程技术或工程管理等方面实际问题的能力。

二、培养方式及学习年限工程硕士生根据培养方式不同分为两大类：1.参加全国硕士研究生统一考试，按照清华大学分数线由清华大学研究生院统一录取的“全日制”工程硕士生；或从应届本科毕业生中，按照清华大学免试推荐录取原则，经免试推荐择优录取的“全日制”工程硕士生。

学习年限一般为2～3年，论文工作时间从开题报告之日起至完成学位论文申请答辩之日止一般不少于一年。

三、适用领域集成电路工程领域。

四、学分要求攻读工程硕士专业学位的研究生，需获得学位要求学分不少于32，其中考试学分不少于22。

具体如下：1、必修课程不少于23学分2、选修课程不少于6学分3、必修环节3学分五、课程设置（一）必修课程（不少于23学分，其中考试学分不少于20学分）1、自然辩证法概论（60680021）1学分（考试）2、外国语（60648003）3学分（考试）（专业外语不再单列，将融入基础外语中的科技外语阅读部分）3、文献检索与论文写作（82558001）1学分（考查）4、学科前沿讲座（69998012）2学分（考查）5、基础理论课（不少于4学分）z随机过程（60230014）4学分（考试）z工程硕士数学（60428004）4学分（考试）z运筹学（60428084）4学分（考试）经导师同意的工学硕士生培养方案中列出的其他数学课程。

6、专业基础和专业课（至少选12学分）z数字大规模集成电路（71020023）3学分（考试）z模拟大规模集成电路（71020033）3学分（考试）z集成电路的计算机辅助设计（ICCAD）（71020053）3学分（考试）z数字集成系统设计（70260013）3学分（考试）z微处理器结构及设计（81020022）2学分（考试）z大规模集成电路测试方法学概论（81020032）2学分（考试）z微电子封装技术（81020042）2学分（考试）z微机电系统（MEMS）（81020062）2学分（考试）zVLSI数字信号处理（81020082）2学分（考试）z集成电路制造工艺及设备（71020062）2学分（考试）z集成电路设计与方法（81020142）2学分（考试）研究生制定培养计划时必须参照当年的开课目录选课。

清华大学数字大规模集成电路06-组合逻辑课件2

第六章（2）第 3 页
Pseudo-NMOS 电压传输特性（VTC）
VDD
3.0
PMOS负载
2.5
VSS
In1
In2
PDN
In3
VSS 伪NMOS
2004－10－27
2.0
W/Lp = 4
F 1.5
Vout [V]
W/Lp = 2
1.0
W/Lp = 0.5
0.5
W/Lp = 1
W/Lp = 0.25
传输门 XOR
传输门加法器
（求和与产生进位的时间相近）
B
M2
B
A
A F
M1
B M3/M4
B
生成相关变量
求和产生进位
2004－10－27
数字大规模集成电路清华大学微电子所周润德
第六章（2）第 29 页
条件求和加法器（Conditional Sum Adder）
条件单元 Conditional Cell
q 和q’点 Vmax = Vdd/2
是静态逻辑可降低摆幅，因而使 tp 减少，但有静态功耗（T2-T4 及左边PDN导通） T2-T4 导通时，成为有比逻辑，故应使 T2 较小，但这又减慢上拉时间 T3 处于导通边缘（几乎off），易于快速翻转下拉管工作在低电压，减轻了热电子效应工艺和电源电压的容差是一个问题
第六章（2）第 9 页
改善负载（2）：采用差分逻辑
VDD
VDD
M1
M2
Out
A
A B
PDN1
B
Out PDN2
VSS
VSS
串联电压开关逻辑（CVSL)，也常称为差分串联电压开关逻辑

数字集成电路设计入门(从HDL到版图)1-5

•
RTL级/功能级
– – 用功能块内部或功能块之间的数据流和控制信号描述系统基于一个已定义的时钟的周期来定义系统模型
•
结构级/门级
– – 用基本单元(primitive)或低层元件(component)的连接来描述系统以得到更高的精确性，特别是时序方面。在综合时用特定工艺和低层元件将RTL描述映射到门级网表
抽象级(Levels of Abstraction)
• 设计工程师在不同的设计阶段采用不同的抽象级
– 首先在行为级描述各功能块，以降低描述难度，提高仿真速度。 – 在综合前将各功能模块进行RTL级描述。 – 用于综合的库中的大多数单元采用结构级描述。在本教程中的结构级描述部分将对结构级(门级)描述进行更详细的说明。
Cadence Verilog仿真器
• Verilog-XL和NC Verilog仿真器都是基于事件算法的仿真器。仿真器读入Verilog HDL描述并进行仿真以反映实际硬件的行为。 • Verilog-XL和NC Verilog仿真器遵循IEEE 1364 Verilog规范制定的基于事件的调度语义 • 仿真器可用于
• 实验，24学时
– Verilog (5) – Synthesis (2) – Place &Route (1)
• 考试，3学时
参考书目
• • • • Cadence Verilog Language and Simulation Verilog-XL Simulation with Synthesis Envisia Ambit Synthesis 《硬件描述语言Verilog》清华大学出版社，Thomas &Moorby，刘明业等译，2001.8
• • • •

微电子第四章集成电路设计ppt课件

4.1.2电阻器
从阻(4.值2)提式高可，句这，就假是设用，沟x j 道越电小阻，(可夹以层使电方阻块)制电造阻大的
胆值的电阻器的根本思想。沟道电阻是利用两层分散层之间的沟道来构成电阻器。图4.5为基区沟道电阻与外延层沟道电阻器的制造原理与平面幅员构造。
4.1.2电阻器
从图中可知，沟道电阻的大小不仅依赖于本分散层的电阻率，而且还依赖于两层分散层之间的深度。由于分散结深难以准确控制，故沟道电阻的阻值也不易准确控制。因此在选用电阻类型时，一定要留意电阻对电路特性的敏感程度。精度要求高的电阻不能用沟道电阻来实现。表4.1为常用的几种分散方块电阻和沟道方块电阻的大小、制造精度及温度系数。表中 106 /C 表示温度每升高一度时引起电阻值有百万分之一的变化。
大值时后，I，W max就小可；根R据小电时路，中IW电max
W max
阻的任务电流来确定电阻条的最小宽度W
WR min
I IW max
R
m
i
n
表4.2给出了不同 R 所对应的 IW max 值。该当指
出，在数字集成电路中，由于是脉冲任务，
因此表4.2中给出的单位电阻条宽的最大任
务电流尚有较大的余量。
4.1.3 集成电路中的电阻模型
由于集成电路中的电阻是由各分散层构成的，所以除了电阻本身的特性之外，还有一些反偏的PN结特性．这样会带来附加的电阻和电容，这些参数称为寄生参数。例如一个根本分散电阻可以等效为图4.6的总体模型。图中的N端接电路的最高电位，其目的是防止电阻器的PN结正偏因此导致电阻器失效，s是衬底。由于基区PN结总是反偏的．那么可将图(a)等效为图 (b)这样的三个反偏二极管构造，从而又得到图(c)的等效模型。图(c)是一个分布参数等效为集中参数的等效模型。

清华大学微电子所数字集成系统第三讲

在寄存器传输级，硬件通常可以分为控制单元和数据路径两类，控制单元一般用有限状态机方式或微码而数据路径则以解为一系列的寄存器级单元，如两个基本问题：寄存器级元件间的时序关系；硬件资源分配；调度；微代码控制单元设计；总线设计系统由两个信号表示了系统中的互连关系；直接定义了寄存器、复用器、译码器、信号赋值表示了数据的实际移动。

数据流模型可以对该模型作出改变，不采用集中译一般地讲，集中译码方案要比分别译码方案好。

有限状态机实现具有较高的运算速度通用性差，对于每个电路，都必须专门对于同一类器件可以采用标准设计。

同容易改变电路设计方案。

一旦微代码控制器的硬件电路设计、调试结束，对控制器的设计就简化为设计因此，对于一个具体应用，控制器设计就变得ROM也很容易发现，并且改变在电路的控制结构极其复杂的情况下，工作速度相对较慢；对于简单应用，成本相对较高限制了电路设计只能使用控制器中预先RISC算机的指令集非常简单。

所谓指令集简单是与复杂指令计算机对比而言。

RISC指令简单，所以译码复杂度低，同时可以针对一旦决定了要设计一个小指令集的计算机，首先可以考虑的设计方案是利用超级超级尽管URISC 指令形式从第二个操作数中减去第一个操作数，如果减法运算得到的结果为负数，则转如果转移到地址是程序计数器每个指令占用三个连续的存贮单元在这个控制序列结束时，下一条指令的第一个字节就驻留在程序计数器重复执行这个序列，可以执行完整的程序。

状态状态状态状态状态每一个状态中都有两个相继的操作。

每一个状态中，都是先有一个。

清华大学微电子所 数字集成系统 第四讲

《数字集成电路》课件

清华大学数字集成电路作业四

《微电子与集成电路设计导论》第四章 半导体集成电路制造工艺

清华大学《数字集成电路设计》周润德 第7章 数据通路 乘法器

清华大学《数字集成电路设计》周润德 第4章 互连线