基于FPGA的SOPC实践教程
基于FPGA的SOPC技术
基于FPGA的数字时钟设计摘要：EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL和C 语言在FPGA实验板上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒、。
总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数模块、处理器及外设模块，并且使用QuartusII运用VHDL语言对分频和计数两个模块进行硬件电路设计和电路波形仿真，运用sopc技术嵌入内核并创建了系统所需的外部设备FLASH和SRAM 软件通过使用NiosII运用C语言进行编程然后下载到硬件电路中,并在FPGA实验板上进行调试和验证。
该设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。
关键词：数字钟；FPGA；VHDL语言；C语言；SOPC技术；1、选题背景和研究内容近年来,随着数字集成电路技术的发展,用以前传统的方法进行芯片或系统设计已不能满足要求, 迫切需要提高设计效率。
能大大降低设计难度的VHDL设计方法正在被越来越广泛的采用。
VHDL 即超高速集成电路硬件描述语言,诞生于1982 年。
1987年底, VHDL被IEEE和美国国防部确认为标准硬件描述语言。
此后VHDL 在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言。
1993年IEEE对VHDL 进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL 的内容,公布了新版本的VHDL，即IEEE标准的1076--1993 版本。
现在, VHDL作为IEEE的工业标准硬件描述语言,已成为通用硬件描述语言。
现在电子钟产品可谓百家争鸣，市场上到处可见一些功能齐全的设备，可能基于单片机的比较多，用FPGA设计电子钟可能比较少。
因为两个都可以实现同样的功能，而FPGA芯片的价格远比单片机高。
出于利润，当然会选择开发成本少的产品。
实验一FPGA设计流程指导
根据顶层模块中注释语句的提示，创建七段译码器模块的实例。
// 自己设计的代码中用到七段数码管时，需要删除这里的赋值语句
// assign
seven = 8'hFF;
assign seven_sel = 4'b1110; // 仅点亮最低位数码管
// 在下面添加自己设计的代码 decode4_7 decode4_7_inst(
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数字系统设计与测试
所有在新建工程向导中进行的设置，在工程建立完成后，都可以通过 QuartusII 菜单项进行修改。
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数字系统设计与测试
资源管理区
标题栏 菜单栏 工具栏
编译状态区
工程工作区
信息显示区
图7
2. 设计输入
1) 新建顶层模块
点击菜单项 File-> new…，出现新建源文件对话框如图 8，选择新建一个 Verilog HDL File。 将老师提供的“TOP_FD_III.v”文件内容拷贝到新建 Verilog 文件中，并将模块名命名为顶 层模块名（即新建工程时指定的顶层模块名，以本实验图 2为例，模块名应更改为： seven_seg）；保存文件，文件名与模块名相同（本例为：seven_seg.v）。新建的文件默认情况 下会自动加入到工程中。
图2
跳过图 3所示 Add Files 对话框，该对话框设置用来将已存在的设计文件加入到工程中。
图3
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数字系统设计与测试
点击 next，进入 Family & devices settings 对话框，指定 FPGA 器件为Cyclone系列的 EP1C6Q240C8，如图 4。Cyclone 系 列 FPGA 是 Altera 公司最初（2002 年）的低成本 FPGA。 2004 年和 2006 年，Altera 公司又推出了更新的，密度更高的Cyclone II和Cyclone III 系 列 FPGA，进一步巩固它在大批量、低成本应用解决方案中的地位。
SOPC实验指导书2
3.2 构建比较复杂的Nios II系统实验实验目的：1. 强化使用IP核构建系统的设计思想，学习使用SDRAM 等IP软核的方法；2. 学习使用MegaWizard Plug-In Manager添加PLL IP软核进行时钟倍频的方法。
实验内容：在前面实验的基础上添加SDRAM及用于倍频的锁相环，构建比较复杂的Nios II系统。
实验原理：FPGA片内嵌入式锁相环PLL可以与一输入的时钟信号同步，并以其作为参考信号实现锁相，从而输出一至多个同步倍频或分频的片内时钟，以供逻辑系统应用。
与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，减少片外干扰；还可以改善时钟的建立时间和保持时间。
实验设备：SOPC核心板、USB-Blaster下载线、电源。
实验步骤：1：打开工程如实验3.1方法，创建工程，工程名为nios_os，打开SOPC Builder；2：构建一个复杂的Nios 系统打开SOPC Builder，生成的Nios起名为nios_ucos，在Clock时钟设置中，填入所需要的时钟，48M；在对Nios II核选择时，选为标准型（Nios II/s），如图3-2-1所示：图3-2-1 Nios II处理器选型窗口在Caches & Tightly Coupled Memories的设置中，将Instruction Cache的设置改为2 Kbytes。
图3-2-2 指令缓存设置其它的按默认设置即可，更改cpu_0名称为cpu。
添加SDRAM控制器软核，双击Memory下的SDRAM Controller，数据位设置为16位，片选1位，4块banks，地址线12行，8列，其他参数设置及时序设置见图3-2-4：其中，Memory Profile的设置如图3-2-3所示：图3-2-3 SDRAM基本参数设置Timing的设置如图3-2-4所示：图3-2-4 SDRAM时序参数设置将sdram_0重命名为sdram，注意sdram的参数设置必须正确，否则将不能使用，时序参数的设置可以参考芯片的数据手册根据需要适当调整。
SOPC设计基础实验报告
黑龙江科技大学SOPC设计基础实验报告学院：黑龙江科技大学学号： ********** 姓名：实验一开发软件使用练习一实验目的实验目的：掌握基于SOPC硬核处理器的设计流程。
二实验设备安装Quartu II的PC、实验箱三实验内容1 添加SOPC硬核1,.创建一个工程，取名。
2.添加.bdf文件，取名和工程名同名。
3.在Tools菜单下打开SOPC Builder。
4.创建系统，取名NIOS2，选择使用Verilog语言。
5.设置系统主频和指定FPGA。
6.加入NIOS2 CPU模块，选择型号，并设置相关参数。
7.依次添加定时器、Butoon PIO、LCD控制器、外部RAM和Flash接口、外部RAM和Flash总线、JTAG UART接口，并将这些模块命名成自己熟悉的名字。
8.分配IP模块的地址和中断号9.配置NIOS2 系统10.生成NIOS2并加入到工程中2 创建PLL器件由于Sdram的时钟是由fpga提供的，所以要创建一个PLL器件来实现对时钟的控制，Quartus II提供了Megawizard Plug-In Manager工具对Plug-In器件以及IP Core进行创建和管理，在Megawizard Plug-In Manager中可以创建各种逻辑门电路以及存储器件。
选择Tools/Megawizard Plug-In Manager点击“Next”，进入Manager，选择“IO/ALTPLL”，选择输出文件类型为“VHDL”，选择输出文件的名字“mypll”点击“Next”，选择器件的速度为8，输出的频率为50MHz，其它设置不变。
点击“Next”，去掉复位、使能等选项点击“Next”，进入Clock c0的设定。
改变“Enter output clock frequency”为50MHz点击“Next”，进入Clock c1的设定，不作改变点击“Next”进入Clock e0的设定。
第5章 基于FPGA的DSP开发技术 SOPC技术与应用
DSP Builder可以帮助用户完成基于FPGA的DSP系统设计，除了可以进行图形化的系统建模外，DSP Builder还可以自动完成大部分的设计过程和仿真，直至把设计文件下载到FPGA 芯片中。
第1节基于MATLAB／DSP Builder的DSP模块设计流程DSP Builder是一个系统级（算法级）设计工具，但同时它把系统级（算法仿真建模）和RTL级（硬件实现）的设计工具连接起来，使算法开发到硬件的实现可以无缝地过渡。
使用Matlab/DSP Builder进行DSP系统的开发必须要安装Matlab 和DSP Builder软件。
DSP Builder设计包括两套流程：自动流程和手动流程：设计流程的第一步在Matlab/Simulink中进行设计输入，在Matlab/Simulink中建立一个模型文件（mdl文件），用图形方式调用DSP Builder和其它Simulink 库中的模块，构成系统级或算法级设计框图。
利用Simulink的图形化仿真、分析功能，分析此设计模型的正确性，完成模型仿真。
第一步设计同一般的Matlab/Simulink建模过程几乎没什么区别，所不同的是，设计采用了DSP Builder库。
设计流程第二步通过SignalCompiler把Simulink的模型文件转化为硬件描述语言文件，以供其它的EDA（Quartus II、ModelSim 等）软件处理，这些软件不能直接处理Matlab/Simulink产生的模型文件，那么DSP Builder中的SignalCompiler模块用于完成模型文件到硬件描述语言文件的转换，转换之后的HDL文件是RTL级（寄存器传输级，即可综合的格式）。
设计流程的第三步执行RTL级的仿真，DSP Builder 支持自动流程的ModelSim仿真。
用户也可以利用第二步产生的VHDL文件使用其它的仿真工具软件手动地进行仿真。
设计流程的第四步使用第二步SignalCompiler产生的VHDL文件进行RTL级的综合，网表产生和适配等处理，DSP Builder支持自动流程和手动流程两种方式：自动流程中可以选择让DSP Builder自动调用Quartus II等EDA软件来完成相应的工作；手动模式允许用户选择相应的软件来完成相应的工作，手动模式需要更多的干预，同时提供了更大的灵活性，用户可以指定综合、适配等过程的条件。
SOPC实验指导书1
SOPC实验指导书钮文良韩玺编著北京联合大学信息学院2007年12月6日目录第1章SOPC实验系统介绍 (3)1.1 系统硬件平台设计 (3)1.2 系统软件实验开发 (7)1.3 SOPC系统实验介绍 (8)第2章SOPC基本概念与基本原理 (10)2.1 SOPC技术 (10)2.2 基于FPGA嵌入IP软核的SOPC系统 (11)2.3 SOPC设计 (13)第3章SOPC设计开发案例 (14)3.1 Nios控制LED实验 (14)3.2 构建比较复杂的Nios II系统实验 .................................. 错误！未定义书签。
3.3 SOPC下μC/OS II操作系统移植实验............................ 错误！未定义书签。
3.4 Nios II控制下的UART串行接口通信实验 .................. 错误！未定义书签。
3.5 底板8×8点阵LED图形实验 ......................................... 错误！未定义书签。
3.6 VGA&SVGA接口显示器彩条信号发生器实验............ 错误！未定义书签。
3.7 按键控制数码管计数器实验 ........................................... 错误！未定义书签。
3.8 信号发生器设计实验 ....................................................... 错误！未定义书签。
3.9 底板键盘控制SOPC实验板数码管实验 ....................... 错误！未定义书签。
3.10 4位按键控制下的LED、数码管SOPC计数实验...... 错误！未定义书签。
3.11 基于SOPC的128*64 LCD显示实验 .......................... 错误！未定义书签。
第节SOPC设计流程及支持NiosII的FPGA
Quartus ModelSim DSP HardCopy（1）在采用NIOS II处理器设计嵌入式系统时，一般遵循如下的流程：1.分析系统需求说明，包括功能需求和性能要求等；2. 建立Quartus II工程，建立顶层实体；3. 调用SOPC Builder生成一个用户定制的系统模块（包括NIOS II及标准外设模块）；4. 将SOPC系统模块集成到硬件工程中，并添加一些模块，可以是Altera公司提供的LPM模块、第三方提供的或用户自己定制的模块；5. 在顶层实体中，将SOPC系统模块、Altera的LPM或用户自定义的模块连接起来；6. 分配引脚和编译工程，编译生成系统的硬件配置文件.sof和.pof文件；7. 下载工程，验证，将配置文件下载到开发板上进行验证；8. 软件开发，开发可以使用IDE开发环境，也可以使用SDK Shell；9. 编译软件工程，生成可执行文件.elf;10. 调试程序，将硬件配置文件下载到开发板，将可执行文件下载到RAM，直到软硬件协同工作。
在上面的过程中，用到的软件有Quartus II、Nios II SDK shell或Nios II IDE、ModelSim 等，如果进行DSP的开发，还会用到Matlab和DSPBuilder。
Quartus II用来建立硬件的系统，其中包括SOPC Builder工具，SOPC Builder用来建立SOPC系统模块，Quartus II支持多种设计方式，如原理图，硬件描述语言等，硬件描述语言的方式支持VHDL和Verilog。
软件开发使用Nios II SDK shell或Nios II IDE，IDE开发环境采用图形化的开发环境，使用方便直观。
而SDK shell采用命令窗口的方式进行程序的调试。
ModelSim是HDL编译仿真软件，用于对设计的硬件系统进行RTL级的仿真。
DSP Builder是Altera公司推出的数字信号处理开发软件，用来实现算法和硬件实现的无缝过渡，用户可以在Matlab的Simulink中完成算法模型的仿真、验证，然后通过SignalCompiler将模型文件转换成硬件描述语言的文件（2）支持Nios II的FPGACyclone和Cyclone II系列Stratix和Stratix II系列HardCopy器件HardCopy IIHardCopy StratixHardCopy APEX三代Cyclone和Cyclone II系列Cyclone 于2002年12月份推出。
基于FPGA的SOPC设计_王培元
2010年8月襄樊学院学报Aug., 2010 第31卷第8期Journal of Xiangfan University V ol.31 No8基于FPGA的SOPC设计王培元（襄樊学院物理与电子工程学院，湖北襄樊 441053）摘要：本SOPC系统在Altera 公司Cyclone 系列芯片EP1C6Q240中移植Nios II嵌入式处理器，作为核心控制电路；利用FPGA丰富的可编程逻辑资源和IP软核构成嵌入式处理器的接口模块，实现对SDRAM存储器、FLASH存储器、LCD液晶显示器、独立键盘、LED等硬件的控制；软件设计采用开源的uC/OS-II嵌入式实时操作系统，完成一个嵌入式系统硬件设计. 经调试运行，在该系统上成功进行了推箱子游戏，验证了基于FPGA硬件设计的可行性，实现嵌入式实时多任务软件的开发.关键字：FPGA；SOPC；Nios II；uC/OS-II中图分类号:TN47 文献标志码：A 文章编号：1009-2854(2010)08-0042-03SOPC(System-on-a-Programmable-Chip)，全称是可编程片上系统. 首先它是片上系统(SOC)，即由单个芯片完成整个系统的主要逻辑功能；其次，它是可编程系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在系统可编程的功能[1]. 随着FPGA芯片的发展，SOPC技术的得到了飞速发展，利用FPGA设计SOPC，为现在越来越复杂的产品所带来的竞争压力提供了高效的解决方案，在高速等高端产品中应用越来越广泛.SOPC设计是nios系统+硬实时部分+逻辑电路的一个组合体. 其中硬实时部分和逻辑电路在FPGA芯片内可以完美的得到实现. 本设计采用ALTERA公司的Nios II软核和FPGA芯片EP1C6Q240实现了一个SOPC的设计.1 系统总体设计本SOPC系统主要实现推箱子游戏，系统由一个32bit NiosII软核处理器、液晶显示器、SDRAM、FLASH、键盘等组成。
第7章 SOPC基础实验 FPGA应用技术基础教程 [电子教案]
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实验步骤 (1) 打开工程
1）选择“Start”→“Programs”→“Xilinx Platform Studio 9.1i”→“Xilinx Platform Studio”，进入EDK的XPS环境。 2）选择“Base System Builder Wizard”选项并单击“OK” 按钮，如图7.2所示。
实验目的
（1）学习生成XPS工程。 （2）学习使用Base System Builder（BSB）生成
一个系统。 （3）下载测试应用程序并检测超级终端输出。
实验内容
在XPS中可以使用Base System Builder生成一个工程， 同时生成很多文件，包括处理器系统文件MHS和原理图文件 PBD。系统一旦生成，处理器系统的网表即可生成。整个设 计的结构如图7.1所示。
图7.13
14）单击“Next”按钮，弹出“System Created”对话框， 显示生成的系统概况，单击“Generate”按钮。注意：外围 设备的地址映像可能不同，如图7.14和图7.15所示。
图7.14
图7.15 15）单击“Finish”按钮，完成生成的工程。
(2)分析生成的工程
1）研究生成的工程文件，并浏览黑体字图表显示，如图7.16 所示。
图7.10
11）单击“Next”按钮，弹出“Software Setup”对话框，如 图7.11所示。
图7.11
12）单击“Next”按钮，弹出“Memory Test”设置对话框， 如图7.12所示。
图7.12
13）单击“Next”按钮，弹出“Peripheral Test”设置对话框， 如图7.13所示。
图7.23
4）连接XUP板的下载接口和串行接口，接通电源。打开超 级终端，并完成以下设置，如图7.24所示。
精品课件-FPGA与SOPC设计教程(张志刚)-第7章
第7章 “计算机组成原理”课程练习
7.1.3 指令的组成 与数据一样，指令也是由1和0组成的二进制序列。本练习主要
考查指令是如何组成的。 请参照以下步骤完成练习： (1) 在Altera Debug Client中以清除7.1.2小节中对存储器内容的修改，重新执行一遍程 序，结束后停下来。
.end
END
/*程序结束*/
第7章 “计算机组成原理”课程练习
请参照以下步骤编译并执行代码7.1： (1) 打开Altera Debug Client，并用7.1.1小节中生成的系 统及代码7.1所示的应用程序配置Altera Debug Client。 (2) 编译并装载该程序。 (3) 单步执行完该程序，观察指令是如何改变处理器的寄存 器值的，当程序执行结束之后，寄存器r16的值应该为4。 (4) 将程序计数器(Program Counter)设为0x00000008，以此 来跳过刚开始的两条指令重新执行程序。 (5) 在地址0x28设置一个断点，这样程序执行完后会自动停 止。 (6) 将r7设为0xabcdef90，按F3(继续运行)重新运行程序， 检验运行结果是否正确。
第2章FPGA SOPC 开发流程简介
第2章SOPC开发流程及开发平台简介2.1 SOPC开发流程SOPC设计包括以Nios II软核处理器为核心的嵌入式系统的硬件配置、硬件设计、硬件仿真、IDE环境的软件设计、软件调试等。
SOPC系统设计的基本软件工具包括Quartus II，用于完成Nios II系统的分析综合、硬件优化、适配、配置文件编程下载以及硬件系统测试等；Qsys,它是Nios II软核处理器的开发包，用于实现Nios II系统配置、生成以及与 Nios II系统相关的监控和软件调试平台的生成；ModelSim，用于对Qsys生成的NiosII的HDL描述语言程序进行系统功能仿真；Matlab/DSP Builder,用于生成Nios II系统的硬件加速器，进而为Nios II系统定制新的指令；Nios II IDE,用于完成基于Nios II系统的软件开发和调试，并可借助其自带的Flash编程器完成对Flash以及EPCS的编程操作，此外Nios II IDE还包括一个指令集成模拟器、Microc/OS - II实时操作系统、文件系统以及小型 TCP/IP 协议栈。
SOPC的开发过程中要使用到Quartus II、Qsys以及Nios II IDE，三者之间关系如图2. 1所示。
SOPC的开发流程通常包括2个方面：基于Quartus II、Qsys的硬件设计，基于 Nios II IDE的软件设计。
对于比较简单的Nios II系统，一个人便可执行所有设计；对于比较复杂的系统，硬件和软件设计可以分开进行。
2.1.1硬件开发硬件开发使用Quartus II和Qsys。
硬件设计工作如下：(1)用Qsys软件从Nios II处理器内核和Nios II开发套件提供的外设列表中选取合适的CPU、存储器以及各外围器件（如片内存储器、PIO、定时器、UART、片外存储器接口等），并定制和配置它们的功能；分配外设地址及中断号；设定复位地址；最后生成系统。
基于FPGA_SOPC的预测控制器设计与实现_胡云峰
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仪 器 仪 表 学 报
第 3 1卷
满足高实时性要求 。 近年来 , 国内外很多学者 都在进行提高预测控制 算 法的在线 计 算速 度 、提 高其 实 时性 相关 的研 究 。 文 献 [ 6] 针对约束 模型在线求 解的计算复 杂性 , 在标准预 测 控制滚动求解思想的 基础上提出了在每一时刻 , 只 精确 求解当前要实施的控 制量 , 对未来的控制序列则用 线性 反馈控制器来近似 , 从而 降低了预测控制在线求解 的位 数 , 提高了算法 实施的快速性 。 文献 [ 7] 采 用了微粒 群 优化算法 ( P S O ) 作为模型预测控 制的滚动优化方 法 , 在 线实时求解 最优控制 律 , 快速 有效地求 得全 局最小 点 。 另外一些学 者则提出 了硬件 实现预测 控制算 法的新 思 路 。 文献 [ 8] 提出将预测控制中的优化算法分解为 2 部 分: 一部分运行在主 处理器上 , 属于软件部分 , 这部 分主 要起控制作用 , 计算量较小 ; 另一部分是占据了大部分运 算时间的算法部分 , 在协处理器中进行运算 , 而协处理器 是用 F P G A 实现的 。 由于 F P G A内部是有大量的可编程 逻辑单元实现的 , 所以它的运算速度非常快 , 并且时延完 全可以预测 , 这样就能使优化算法在要求的时间内完成 , 在一定程度上解决了预测控制算法实时性差的问题 。 文 献 [ 910] 提出把预测控制算 法完全用 F P G A 芯片 实现 。 此方案中 , MP C 控 制器采用 以 I O S /A N S I C 为基 础的 新 型高级程序设计语言 H a n d e l C 来完成算 法设计 , 在 C e l o x i c a 公司的开发环境 C e l o x i c aD K 中 进行编译仿 真 , 然 后综合实现成为 F P G A 模块 , 下载到 F P G A 开发板中 , 并 完成了 F P G A 开发板和 P C 上的 m a t l a b /s i m u l i n k 系统 的 联合仿真 , 对控制器的功能和实时性进行了验证 , 结果表 明预测控制算法求解速度也得到了较大提高 。 本文从硬件实现的角度研究了预测控制器的一种新 的实现方案 , 主要研究了预测控 制器在 F P G A芯片上 的 实现 。 本文 采用基于 N i o sI I 嵌 入式软核处理器的 F P G A/ S O P C 方案 , 设计 S O P C 的硬件 及软件系统 , 并建立了 基 于 F P G A 和 d S P A C E 系统 的实时仿 真平台 , 进行了控 制 器实时仿真实验 。 实时仿真实验验证了基于 F P G A的预 测控制器的功能及实时性 。 实验结果表明基于 F P G A的 预测控制器提高了预 测控制器的实时性 , 并具有微 型化 等特性 , 能满足新应用的需求 。
FPGA-SOPC开发快速入门教程61p
FPGA/SOPC开发快速入门教程1V2.032005-9-1前言FPGA在复杂逻辑电路以及数字信号处理领域中扮演者越来越重要的角色，SOC（片上系统）以其低功耗，高性能，低成本，高可靠性等优点成为嵌入式系统的发展趋势。
作为一个简明的教程，主要宗旨是让初学者快速地了解FPGA/SOPC（可编程片上系统）开发的流程。
目前IT技术的发展可以说是一日千里，以本人的观点来讲，如果希望在电子设计领域有所作为，则必须具备快速掌握新技术的能力。
电子设计最重要的是实践的积累，我们只要具备了一定的基础，应当马上投入实践，否则很多概念都无法真正理解。
有不少人包括我，当下决心要成为一个合格的电子设计工程师的时候，总是想如果把有关电路方面的理论都掌握了才能所向披靡，有底气参加实际项目设计。
当然如果能做到“把有关理论都掌握了”这样的境界，我想应该是很理想的，但经验发现这并不实际。
据我所知，我所认识的不少电子设计牛人，他们的理论知识可能都比不上我们的本科生，但很多不错的产品都是从他们的手中开发出来的，有了实践的经验后，他们掌握新技术的速度相当惊人。
有人跟我说：“新技术是拿来用的，不是拿来学的。
”他们认为掌握新的设计技术应当尽快掌握它的设计流程。
因此，我参考朋友给我的意见，写了这个简易的教程，以非常详细的实例来让初学者了解基于QuartusII和NiosII IDE的FPGA/SOPC开发的基本流程，目的是为了让初学者尽快上手FPGA/SOPC的开发流程，尽快投入到实践中。
为了易于说明问题，本教程中的一些概念并不是很严谨，如果读者对某些提法有异议，请参考相关资料和教材，并以相关资料和教材为准。
通过该简明教程，初学者能快速了解FPGA/SOPC的基本开发流程，很多技巧和深入理解都靠长期的经验积累，因此初学者应该在了解了基本流程以后，思维不能局限于此，应在实践中提高水平，并参考更全面和权威的资料。
本教程配套CT-SOPCx系列FPGA/SOPC学习套件（对于该套件的相关内容请参考附录。
基于FPGA精确时钟同步SOPC设计与实现
基于FPGA 精确时钟同步SOPC 设计与实现柏 颖1,王晓明2(1.重庆邮电大学 重庆 400065;2.湖南商学院 资产管理处 长沙 410205)摘 要:随着控制网络技术的发展,分布式控制系统对时钟同步的要求越来越高。
当前的时钟同步系统通常是使用软件的方式,在网卡驱动时打上时间戳,然后根据时钟同步协议IEEE1588算法进行时钟同步。
然而操作系统、网卡时槽的延迟和时钟晶振的偏移等因素的影响导致时钟同步精度只能达到微秒级,为了满足工业控制总线时钟精度的要求,本文提出了基于FP GA 的时钟同步、时钟补偿和最佳主时钟的算法,通过搭建测试平台,最后使系统的时钟同步精度达到了纳秒级。
关键词:IEEE1588;FP GA ;时钟补偿;最佳主时钟中图分类号:TN431.2 文献标识码:ADesign and implementation of p recise clock synchronization on SO PC based on FP GABai Y ing 1,Wang Xiaoming 2(Chongqing Key Lab of NC &IC ,Chongqing University of Posts and Telecommunications ,Chongqing 400065,China ,Hunan university of commerce ,Asset Management Service ,Changsha 410205,China )Abstract :With the rapid development of network ,the synchronization of different devices in a distribu 2ted system becomes more and more important.Current implementations rely purely on software to get the time stamp through the network card ,then carries on the clock synchronization according to the clock synchronous protocol IEEE1588algorithm.However ,the delay of operating system and card slot and the displacement of crystal oscillator result the clock synchronization precision only to be able to a 2chieve a microsecond level.T o reach the requirement of the industry control bus ,we design the precise clock synchronization ,the clock compensation and the best master clock algorithm based on FPG A ,so that increased the clock synchronization precision.Though building the platform of test ,the final sys 2tem clock synchronization precision has achieved a nanosecond level.K eyw ords :IEEE1588;FP GA ;clock compensation ;t he best master clock0 引 言随着网络技术的发展,分布式控制系统中对时间同步的要求越来越高。
基于FPGA的SOPC设计实践教学方法探索
基于FPGA的SOPC设计实践教学方法探索李贞妮;金硕巍;李晶皎;王骄【摘要】基于FPGA的SOPC设计技术是现代电子系统设计人员的必备技能之一,并逐步成为嵌入式系统技术发展的新方向.本文针对电子科学与技术专业的教学实践,分别从SOPC嵌入式系统领域人才需求,知识体系进行分析.在此基础上,对课程内容,实验平台选择,实践环节设计和考核方式等进行了详细的说明,提出了一种基于Altera FPGA开发板DE2-70的SOPC设计教学实践体系.并以用户定制IP核实验为例,详细分析了该实践教学体系的教学效果.【期刊名称】《电气电子教学学报》【年(卷),期】2013(035)006【总页数】3页(P81-82,85)【关键词】FPGA;SOPC;实践教学【作者】李贞妮;金硕巍;李晶皎;王骄【作者单位】东北大学信息科学与工程学院,辽宁沈阳110819;东北大学信息科学与工程学院,辽宁沈阳110819;东北大学信息科学与工程学院,辽宁沈阳110819;东北大学信息科学与工程学院,辽宁沈阳110819【正文语种】中文【中图分类】TP301基于FPGA的可编程片上系统SOPC已成为嵌入式系统技术发展的新方向［1］。
“基于 FPGA的SOPC设计”是电子类专业的一门新课程，作为选修课纳入到电子类专业，特别是电子科学与技术以及电子信息工程专业的本科教学体系。
Altera公司NIOS II软核概念的提出及SOPC的软硬件综合解决方案的推出，彻底颠覆了传统的嵌入式系统的设计理念，从硬件和软件整体设计上改变嵌入式系统设计使得嵌入式系统的硬件电路更加简单有效，软件设计移植性更强。
电子行业对SOPC嵌入式人才的需求主要集中于SOPC系统设计工程师。
与传统的嵌入式系统人才相比，从事该领域开发的人才应具备更完备的知识，包括基本的硬件知识和良好的软件编程能力，能够完成用户定制外设IP核的设计，定制用户指令设计，以及SOPC嵌入式平台的软件开发等［2］。
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课程目的
掌握数字逻辑的基本理论、基本分析 和设计方法，具备使用VHDL（Very High Speed Integrated Circuit Hardware Description Language）或Verilog HDL （Hardware Description Language） 语言进行数字逻辑设计的能力，熟悉 在FPGA上构建嵌入式SOPC硬件系统 的方法。
基于FPGA的SOPC实践教程
闫小喜
江苏大学电气信息工程学院 2012年4月
课程解释
FPGA: Field Programmable Gate Array 现场可编程门阵列，一类超大规模集成 电路芯片，硬件范畴 SOPC: System On Programmable Chip 可编程片上系统，系统层级概念，既包 括硬件系统也包括软件系统 基于FPGA的SOPC系统设计的最终目的 利用专有软件工具在FPGA上设计SOPC 硬件系统
课程特点
理论与实践相结合偏重实践的一门课程， 在实践中掌握基本方法、基本思路和基 本技巧；主要从实例入手，加深对数字 设计思想的理解并对整个设计流程有一 个感性的认识；在熟悉整体设计方法的 基础上，对设计方法中的每个步骤进行 深入理解。
课程内容
课程所讲解内容 本课程讲解内容主要由两个部分构成， 一个部分是基础的FPGA系统设计，另外 一个部分是基于FPGA的嵌入式SOPC系
课程层次（2）
基于FPGA的嵌入式SOPC系统设计
在前两个层次基础上，搭建基于FPGA芯片 的嵌入式SOPC系统，涉及到使用专有软件 的系统原理设计、系统仿真和调试、程序 下载、硬件调试等环节；以实践为主，考核向实验环节侧重 [考查]、[开卷考试]、[卷面成绩占60%， 平时听课和实践情况占40%]
统设计。
课程所使用软件和硬件 Quartus II ，Nios II和DE2硬件开发系统
课程层次（1）
课程分为三个层次递进展开 基于FPGA芯片的数字逻辑设计 掌握现代EDA技术及其基本概念，熟悉基 本设计方法和设计语言，能够实现简单的 数字逻辑电路，掌握FPGA芯片的基本结构 和功能。 基于FPGA芯片的数字综合系统设计 在第一层次的基础上，利用专有开发软件 搭建较为复杂的FPGA数字综合系统，掌握 FPGA芯片更为复杂的功能。
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大学学习生涯顺顺利利！