常用集成电路管脚与功能表
3400的工作原理及管脚
3400的工作原理及管脚3400是一个集成电路（IC），它的工作原理和管脚配置可以分为以下几个方面解释：1.工作原理：3400是一个复杂的集成电路，被设计用于特定的应用。
它包含了各种电子元件，如晶体管、电容器、电阻器等。
这些元件通过特定的电路连接起来，形成了一个功能完整的系统。
当电路中的电源打开时，电流将在电路中流动，通过各个元件进行处理，以完成特定的功能。
2.管脚配置：3400拥有多个管脚，不同的管脚负责不同的功能。
以下是一些可能存在于3400上的常见管脚及其功能的示例：- 电源（Vcc）：该管脚用于提供电源电压，通常为正电源。
-接地（GND）：该管脚用于连接到地，提供电路的参考点。
-输入管脚（IN）：这些管脚用于接收外部信号或数据。
-输出管脚（OUT）：这些管脚用于输出内部处理后的信号或数据。
-时钟（CLK）：该管脚用于提供时钟信号，控制电路的运行速度。
-复位（RESET）：该管脚用于将电路恢复到其初始状态。
-锁存（LATCH）：该管脚用于锁存输入信号，以保存数据。
-使能（ENABLE）：该管脚用于启用或禁用整个电路。
这只是一些可能存在于3400上的常见管脚示例，实际的管脚配置取决于具体的电路设计。
3.其他功能：除了上述基本的管脚功能外，3400还可能具有其他一些功能，例如模拟信号处理、数字信号处理、通信接口等。
这些附加功能可以通过特定的管脚来实现，以满足特定应用的需求。
综上所述，3400是一个集成电路，它通过特定的工作原理和管脚配置来完成特定的功能。
它的工作原理基于通过连接和处理电子元件来实现电路的特定目的。
它的管脚配置负责提供电源、输入输出、时钟、复位等功能，并可能包括其他附加功能，以满足特定的应用要求。
具体的工作原理和管脚配置可以根据具体的3400型号和设计来进行详细解释。
LM系列芯片管脚分布及其功能
TL082是一通用的J-FET双运算放大器。
其特点是：●较低的办入偏置电压和偏置电流；●输出设有短路保护电路；●输入级具有较高的输入阻抗；●内建频率补偿电路；●较高的压摆率:16V/us(典型值);●最大工作电压：Vccmax=+/-18V.TL082典型应用电路LM324LM324引脚图简介：LM324系列器件为价格便宜的带有真差动输入的四运算放大器。
与单电源应用场合的标准运算放大器相比，它们有一些显著优点。
该四放大器可以工作在低到3.0伏或者高到32伏的电源下，静态电流为MC1741的静态电流的五分之一。
共模输入范围包括负电源，因而消除了在许多应用场合中采用外部偏置元件的必要性。
每一组运算放大器可用图1所示的符号来表示，它有5个引出脚，其中“+”、“-”为两个信号输入端，“V+”、“V-”为正、负电源端，“Vo”为输出端。
两个信号输入端中，Vi-（-）为反相输入端，表示运放输出端Vo的信号与该输入端的位相反；Vi+（+）为同相输入端，表示运放输出端Vo的信号与该输入端的相位相同。
LM324的引脚排列见图2。
参数描述：运放类型:低功率放大器数目:4 带宽:1.2MHz 针脚数:14 工作温度范围:0°C to +70°C 封装类型:SOIC 3dB带宽增益乘积:1.2MHz 变化斜率:0.5V/μs 器件标号:324 器件标记:LM324AD 增益带宽:1.2MHz 工作温度最低:0°C 工作温度最高:70°C 放大器类型:低功耗温度范围:商用电源电压最大:32V 电源电压最小:3V 芯片标号:324 表面安装器件:表面安装输入偏移电压最大:7mV 运放特点:高增益频率补偿运算逻辑功能号:324 额定电源电压, +:15V LM324的特点： 1.短路保护输出 2.真差动输入级 3.可单电源工作：3V-32V 4.低偏置电流：最大100nA 5.每封装含四个运算放大器。
集成CXP750010的各脚功能
DescriptionThe CXP750096/750010, CXP750097/750011 are the CMOS 8-bit single chip microcomputer integrating on a single chip an A/D converter, serial interface, timer/counter, time-base timer, on-screen display function, I 2C bus interface, PWM output, remote control reception circuit, HSYNC counter, watchdog timer, 32kHz timer/counter besides the basic configurations of 8-bit CPU,ROM, RAM, I/O ports.The CXP750096/750010, CXP750097/750011 also provide a sleep function that enables to lower the power consumption.Features•A wide instruction set (213 instructions) which covers various types of data– 16-bit operation/multiplication and division/Boolean bit operation instructions •Minimum instruction cycle 167ns at 24MHz operation122µs at 32kHz operation•Incorporated ROM 96K bytes (CXP750096/750097)120K bytes (CXP750010/750011)•Incorporated RAM 2496 bytes(Excludes VRAM for on-screen display)•Peripheral functions– A/D converter 8-bit 6-channel successive approximation method(Conversion time of 3.25µs at 16MHz)– Serial interface 8-bit clock sync type, 1 channel – Timer 8-bit timer8-bit timer/counter 19-bit time-base timer 32 kHz timer/counter– On-screen display (OSD) function 24 ×32 dots, 512 character types,15 character colors, 2 lines ×32 characters,frame background 8 colors/ half blanking,background on full screen 15 colors/ half blanking edging/ shadowing/ rounding for every line,background with shadow for every character, double scanning,sprite OSD,24 ×32 dots, 1 screen, 8 colors for every dot– I 2C bus interface – PWM output 8 bits, 8 channels14 bits, 1 channel– Remote control reception circuit 8-bit pulse measurement counter, 6-stage FIFO – HSYNC counter 2 channels – Watchdog timer •Interruption 13 factors, 13 vectors, multi-interruption possible •Standby mode Sleep •Package 64-pin plastic SDIP/QFP, 52-pin plastic SDIP •Piggyback/evaluator CXP750000 64-pin ceramic PQFP/PSDIP (Supports custom font)Perchase of Sony's I 2C components conveys a licence under the Philips I 2C Patent Rights to use these componentsin an I 2C system, provided that the system conforms to the I 2C Standard Specifications as defined by Philips.CXP750096/750010CXP750097/750011CMOS 8-bit Single Chip Microcomputer– 1–E98767-PSSony reserves the right to change products and specifications without prior notice. This information does not convey any license by any implication or otherwise under any patents or other right. Application circuits shown, if any, are typical examples illustrating the operation of the devices. Sony cannot assume responsibility for any problems arising out of the use of these circuits.StructureSilicon gate CMOS IC– 2–P G 3 t o P G 6∗, P G 7P W MP F 0 t o P F 7P E 4 t o P E 6P E 2, P E 3P E 0, P E 1P D 0 t o P D 7P C 6, P C 7∗P C 0 t o P C 5∗P B 0 t o P B 7P A 0 t o P A 7P W M 0 t o P W M 7A D JS C L 1S C L 0S D A 1S D A 0H S 1H S 0V S Y N C H S Y N C Y M Y S I B G R E X L C X L C T O E CS C KS O S I R M C A N 0 t o A N 5I N T 0I N T 1I N T 2T E XT XE X T A L X T A L V D D V S SR S T B l o c k D i a g r a mA s t e r i s k s i n d i c a t e p i n s m i s s i n g f r o m 52-p i n m o d e l s .P a r e n t h e s e s i n d i c a t e c o n f i g u r a t i o n s f o r 52-p i n m o d e l s .– 3–V SS V DD NC EXLC XLC PE4/YM PE5/YS PE6/I B G R PB0PB1PB2PG3PG4PC4PC5PC6/PWM6PC7/PWM7PF0/PWM0PF1/PWM1PF2/PWM2PF3/PWM3PF4/SCL0PF5/SCL1/PWM4PF6/SDA0PF7/SDA1/PWM5PE0/TO/ADJ PE1/PWM PE2/TEX/INT0PE3/TX HS0/PD4PC3PC2PC1PC0EC/PD7RMC/PD6HS1/PD5SI/PD3SO/PD2SCK/PD1INT2/PD0HSYNC/PA7VSYNC/PA6RST V SS PA0/AN0XTAL EXTAL PA5/AN5PA4/AN4PA3/AN3PA2/AN2PA1/AN1PB7PB6PB5PB4PB3INT1/PG7PG6PG5Note)1. NC (Pin 46) is left open.2. Vss (Pins 16 and 48) are both connected to GND.– 4–V SS V DD NC EXLC XLC PE4/YM PE5/YS PE6/I B GPE1/PWM PE2/TEX/INT0PE3/TX PF3/PWM3PF4/SCL0PF5/SCL1/PWM4PF6/SDA0PF7/SDA1/PWM5PE0/TO/ADJP F 2/P W M 2P F 1/P W M 1P F 0/P W M 0P C 7/P W M 7P C 6/P W M 6P C 5P C 4P C 3P C 2P C 1P C 0P D 7/E CP D 6/R M CR P B 0P B 1P B 2P G 3P G 4P G 5P G 6I N T 1/P G 7P B 3P B 4P B 5P B 6HS0/PD4HS1/PD5SI/PD3SO/PD2SCK/PD1INT2/PD0HSYNC/PA7VSYNC/PA6RST V SS PA0/AN0XTAL EXTAL PA5/AN5PA4/AN4PA3/AN3PA2/AN2PA1/AN1PB7Note)1. NC (Pin 40) is left open.2. Vss (Pins 10 and 42) are both connected to GND.– 5–HS0/PD4EC/PD7RMC/PD6HS1/PD5SI/PD3SO/PD2SCK/PD1INT2/PD0HSYNC/PA7VSYNC/PA6RST V SS PA0/AN0XTAL EXTAL PA5/AN5PA4/AN4PA3/AN3PA2/AN2PA1/AN1PB7PB6PB5PB4PB3INT1/PG7V SS V DD NC EXLC XLC PE4/YM PE5/YS PE6/I B G R PB0PB1PB2PF0/PWM0PF1/PWM1PF2/PWM2PF3/PWM3PF4/SCL0PF5/SCL1/PWM4PF6/SDA0PF7/SDA1/PWM5PE0/TO/ADJ PE1/PWM PE2/TEX/INT0PE3/TX Note)1. NC (Pin 38) is left open.2. Vss (Pins 12 and 40) are both connected to GND.– 6–(Port A)8-bit I/O port.I/O can be set in a unit of single bits. (8 pins)(Port B)8-bit I/O port. I/O can be set in a unit of single bits. (8 pins)(Port C)Lower 6 bits are I/O ports; I/O can be set in a unit of single bits. Upper 2 bits are output port and large current (12mA) N-channel open drain output. Upper 2 bits are medium drive voltage (12V); lower 6 bits are 5V drive.(8 pins)(Port D)8-bit I/O port. I/O can be set in a unit of single bits. Can drive 12mA synk current.(8 pins)(Port E)Bits 0 and 1 are I/O port; I/O can be set in a unit of single. Bits 2 and 3 are input port. Bits 4, 5 and 6 are output port. (7 pins)Pin DescriptionSymbol PA0/AN0to PA5/AN5PA6/VSYNC PA7/HSYNC PB0 to PB7PC0 to PC5∗PC6/PWM6∗ to PC7/PWM7∗PD0/INT2PD1/SCK PD2/SO PD3/SI PD4/HS0PD5/HS1PD6/RMC PD7/EC PE0/TO/ADJ PE1/PWM PE2/TEX/INT0PE3/TX PE4/YM PE5/YS PE6/I B G RI/O/Analog input I/O/Input I/O/Input I/OI/OOutput/Output I/O/Input I/O/I/O I/O/Output I/O/Input I/O/Input I/O/Input I/O/Input I/O/Input I/O/Output/Output I/O/Output Input/Input/Input Input/Output Output/Output Output/Output Output/Output Output Output OutputI/O DescriptionAnalog inputs to A/D converter.(6 pins)OSD display vertical sync signal input.OSD display horizontal sync signal input.8-bit PWM output.(2 pins)External interruption request input. Active at the falling edge.Serial clock I/O.Serial data output.Serial data input.HSYNC counter (CH0) input.HSYNC counter (CH1) input.Remote control reception circuit input.External event input for timer/counter.Rectangular wave output for 8-bit timer/counter.14-bit PWM output.Connects a crystal for32kHz timer/counterclock oscillation. When used as an eventcounter, input to TEX pin and leave TX pin open.TEX oscillationfrequency dividing output.External interruptionrequest input. Active atthe falling edge.OSD display 6-bit output.(6 pins)∗Not incorporated for Pin 52 package.– 7–(Port F)8-bit output port and large current (12mA) N-channel open drain output. Lower 4 bits are medium drivevoltage (12V); upper 4 bits are 5V drive. (8 pins)(Port G)5-bit I/O port. I/O can be set in a unit of single bits. (5 pins)Connects a crystal for system clock oscillation. When a clock is supplied externally, input to EXTAL pin and input a reversed phase clock to XTAL pin.System reset; active at Low level.OSD display clock oscillation I/O. Oscillation frequency is determined by the external L and C.No connected.Positive power supply.GND. Connect two Vss pins to GND.8-bit PWM output.(4 pins)I 2C bus interface transfer clock I/O.(2 pins)I 2C bus interface transfer data I/O.(2 pins)Symbol PF0/PWM0 to PF3/PWM3PF4/SCL0PF5/SCL1/PWM4PF6/SDA0PF7/SDA1/PWM5PG3 to PG6∗PG7/INT1EXTAL XTAL RST EXLC XLC NC V DD VssOutput/Output Output/I/O Output/I/O/Output Output/I/O Output/I/O/Output I/O I/O/Input Input Output Input Input OutputI/O Description8-bit PWM output.8-bit PWM output.External interruption request input.Active at the falling edge.∗Not incorporated for Pin 52 package.Input/Output Circuit Formats for Pins2Not incorporated for Pin 52 package.– 8–– 9–– 10–– 12–∗1V IN and V OUT should not exceed V DD + 0.3V.∗2The large current output port is Port C (PC6, PC7), Port D (PD) and Port F (PF).Note)Usage exceeding absolute maximum ratings may permanently impair the LSI. Normal operation shouldbe conducted under the recommended operating conditions. Exceeding those conditions may adversely affect the reliability of the LSI.V DD V IN V OUT V OUTP I OH ∑I OH I OLI OLC∑I OL Topr Tstg P D–0.3 to +7.0–0.3 to +7.0∗1–0.3 to +7.0∗1–0.3 to +15.0–5–501520130–20 to +75–55 to +1501000600V V V V mA mA mAmA mA °C °C mW mWTotal of all output pinsPorts excluding large current output (value per pin)Large current output ports (value per pin ∗2)Total of all output pinsSDIP-64P-01QFP-64P-L01ItemSymbol Ratings Unit RemarksAbsolute Maximum Ratings(Vss = 0V reference)Supply voltage Input voltage Output voltageMedium drive output voltage High level output current High level total output currentLow level output currentLow level total output current Operating temperature Storage temperature Allowable power dissipation– 13–Supply voltageHigh level input voltageLow level input voltageOperating temperature 5.55.55.5—V DD V DDV DD + 0.30.3V DD 0.2V DD 0.4+75V V V V V V V V V V °CItemSymbolMin.Max.Unit Remarks4.53.52.7—0.7V DD 0.8V DDV DD – 0.400–0.3–20V IHV IHS V IHEX V ILV ILS V ILEXTopr Guaranteed operation range for 1/2 and 1/4 frequency dividing modesGuaranteed operation range for 1/16 frequency dividing mode or sleepGuaranteed operation range for TEX mode Guaranteed data hold range for stop ∗5∗1∗2EXTAL pin ∗3, TEX pin ∗4∗1∗2EXTAL pin ∗3, TEX pin ∗4V DD∗1This device does not enter the stop mode.∗2PA0 to PA5, PB3 to PB7, PC0 to PC5, PD2, PE0, PE1, PE3, PG3 to PG6, SCL0, SCL1, SDA0, SDA1 pins ∗3VSYNC, HSYNC, INT2, SCK, SI, HS0, HS1, RMC, EC, INT0, INT1, RST pins ∗4Specifies only during external clock input.∗5Specifies only during external event count input.Recommended Operating Conditions(Vss = 0V reference)– 14–V DD = 4.5V, I OH = –0.5mAV DD = 4.5V, I OH = –1.2mAV DD = 4.5V, I OL = 1.8mA V DD = 4.5V, I OL = 3.6mA V DD = 4.5V, I OL = 3.0mA V DD = 4.5V, I OL = 4.0mA V DD = 5.5V, V IH = 5.5V V DD = 5.5V, V IL = 0.4V V DD = 5.5V, V IH = 5.5V V DD = 4.5V, I OL = 12.0mA High level output voltageLow level outputvoltageInput currentI/O leakage current Open drain I/O leakage current (in N-ch Tr off state)Supply current ∗24.03.520332.212——µAmAµAµA5010120302945823.835—mAµA µA Ω0.40.61.50.40.640–4010–10–400±10V V V V V µA µA µA µA µA µA 0.5–0.50.1–0.1–1.5V V PA, PB, PC0 to PC5,PD, PE0 to PE1,PE4 to PE6, PG, R,G, BPA to PD, PE0 to PE1,PE4 to PE6, PF0 toPF3, PG, R, G, BPC6, PC7, PD, PF PF4 to PF7(SCL0, SCL1,SDA0, SDA1)EXTAL RST ∗1PA, PB, PC0to PC5,PD,PE, PG, R, G, B, RST ∗1PC6, PC7, PF0 to PF3PF4 to PF7SCL0: SCL1SDA0: SDA1V DD = 5.5V, V IL = 0.4VV DD = 5.5V, V I = 0, 5.5V V DD = 5.5V, V OH = 12.0V V DD = 5.5V, V OH = 5.5V V DD = 4.5VV SCL0= V SCL1= 2.25V V SDA0= V SDA1= 2.25V V DDV DD = 3.3V,32kHz crystal oscillation (C 1= C 2= 47pF)ItemSymbolPinsConditionsMin.Typ.Max.Unit V OHV OLI IZI LOHR BSI DD1I DD2I DDS1I DDS2I DDS3I IHE I ILEI IHT I ILT I ILRElectrical Characteristics DC characteristics(Ta = –20 to +75°C, Vss = 0V reference)1/2 frequency dividing modeTEX V DD = 5.5V,16MHz crystal oscillation (C 1= C 2= 15pF)V DD = 5.5V,24MHz crystal oscillationV DD = 3.3V,32kHz crystal oscillation (C 1= C 2= 47pF)Sleep modeV DD = 5.5V,24MHz crystal oscillation (C 1= C 2= 15pF)Stop mode ∗3V DD = 5.5V,termination of 24MHz and 32kHz oscillation I 2C bus switchconnection impedance (in output Tr off state)– 15–∗1For RST pin, specifies the input current when pull-up resistance is selected, and specifies the leakage current when non-resistor is selected.∗2When all output pins are left open. Specifies only when the OSD oscillation is halted.∗3This device does not enter the stop mode.Input capacitance 1020pFPA, PB,PC0 to PC5,PD,PE0 to PE3, PF4 to PF7, PG,EXTAL, EXLC, RSTClock 1 MHz0V other than the measured pinsItem Symbol PinsConditionsMin.Typ.Max.Unit C IN– 16–∗1Indicates three values according to the contents of the clock control register (CLC: 000FEh) upper 2 bits (CPU clock selection).t sys [ns] = 2000/fc (Upper 2 bits = “00”), 4000/fc (Upper 2 bits = “01”), 16000/fc (Upper 2 bits = “11”)EXTALTEX ECt THt TLt TFt TRAC Characteristics (1) Clock timingSystem clock frequency System clock input pulse width System clock input rise and fall timesEvent count input clock pulse widthEvent count input clock rise and fall timesSystem clock frequency Event count input clock input pulse widthEvent count input clock rise and fall timesf Ct XL , t XH t CR , t CF t EH , t EL t ER , t EFf Ct TL , t TH t TR , t TFXTAL EXTAL EXTAL EXTAL EC EC TEX TX TEX TEXMHz ns ns ns mskHzµs msItemSymbol Pins Conditions Min.Unit Fig. 1, Fig.2Fig. 1, Fig.2External clock drive Fig. 1, Fig.2External clock drive Fig. 3Fig. 3V DD = 2.7 to 5.5 V Fig. 2 (32kHz clock applied conditions)Fig. 3Fig. 38174t sys ∗110Typ.32.768Max 242002020(Ta = –20 to +75°C, V DD = 4.5 to 5.5V, Vss = 0V reference)Fig. 3. Event count clock timingSOSISCK– 17–ItemSCK cycle timet KCY SCKInput mode Output mode SCK input mode SCK output mode SCK input mode SCK output mode SCK input mode SCK output mode SCK input mode SCK output mode10008000/fc 4004000/fc – 50100200200100200100ns ns ns ns ns ns ns ns ns nsSCKSISISOt KH t KL t SIK t KSI t KSOSCK High and Low level widthSI input setup time (for SCK ↑)SI hold time (for SCK ↑)SCK ↓ → SO delay timeSymbolPins Conditions Min.Max.Unit Note) The load of SCK output mode and SO output delay time is 50pF + 1TTL.Fig. 4. Serial transfer timing– 18–Resolution Linearity error Zero transition voltageFull-scale transition voltage Conversion time Sampling time Analog input voltageV ZT ∗1V FT ∗2t CONVt SAMPV IANAN0 to AN5Ta = 25°C V DD = 5.0V Vss = 0V–10491026/f ADC ∗36/f ADC ∗31049708±3705030V DDBits LSB mV mV µs µs VItemSymbolPinsConditionsMin.Typ.Max.Unit V ZTV FTAnalog inputFFh FEh01h 00hD i g i t a l c o n v e r s i o n v a l u eFig. 5. Definitions for A/D converter terms∗1V ZT : Value at which the digital conversion value changes from 00h to 01h and vice versa.∗2V FT : Value at which the digital conversion value changes from FEh to FFh and vice versa.∗3f ADC indicates the below values due to the contents of bit 6 (CKS) of the A/D control register (ADC: 000F6h):f ADC = fc (CKS = “0”), fc/2 (CKS = “1”)– 19–External interruption High, Low level widthReset input Low level widthINT0INT1INT2RST132/fcµs µsItemSymbolPins ConditionsMin.Max.Unit t IH t IL t RSL(4) Interruption, reset input (Ta = –20 to +75°C, V DD= 4.5 to 5.5V, Vss = 0V reference)INT0INT1INT2Fig. 6. Interruption input timingRSTFig. 7. RST input timing– 20–(5) I 2C bus timing(Ta = –20 to +75°C, V DD = 4.5 to 5.5V, Vss = 0V reference)ItemSCL clock frequencyBus-free time before starting transfer Hold time for starting transfer Clock Low level width Clock High level widthSetup time for repeated transfers Data hold time Data setup time SDA, SCL rise time SDA, SCL fall timeSetup time for transfer completionf SLCt BUF t HD; STA t LOW t HIGH t SU; STA t HD; DAT t SU; DAT t R t Ft SU; STOSCL SDA, SCL SDA, SCL SCL SCL SDA, SCL SDA, SCL SDA, SCL SDA, SCL SDA, SCL SDA, SCL04.74.04.74.04.70∗12504.71001300kHz µs µs µs µs µs µs ns µs ns µsSymbol Pins ConditionsMin.Max.Unit ∗1The data hold time should be 300ns or more because the SCL rise time (300ns Max.) is not included in it.Fig. 8. I 2C bus transfer timingSDASCLFig. 9. I 2C bus device recommended circuitSDA0SCL0(or SCL1)•A pull-up resistor (Rp) must be connected to SDA0 (or SDA1) and SCL0 (or SCL1).•The SDA0 (or SDA1) and SCL0 (or SCL1) series resistance (Rs = 300Ωor less) can be used to reduce the spike noise caused by CRT flashover.– 21–(6) OSD timing(Ta = –20 to +75°C, V DD = 4.5 to 5.5V, Vss = 0V reference)ItemOSD clock frequency HSYNC pulse width VSYNC pulse widthHSYNC afterwrite rise and fall timesVSYNC beforewrite rise and fall timesf OSCt HWD t VWD t HCG t VCGEXLC XLC HSYNC VSYNC HSYNC VSYNCFig. 11Fig. 10Fig. 10Fig. 10Fig. 10430/fc 140.82001.0MHz µs H ∗2ns µsSymbol Pins Conditions Unit Min.Max Fig. 10. OSD timingt HCGHSYNCFor OSD I/O polarity register(OPOL: 001FEh)bit 7 at “0”t VCGVSYNCFor OSD I/O polarity register(OPOL: 001FEh)bit 6 at “0”Fig. 11. LC oscillation circuit connection∗3The series resistor for XLC (R = 1k Ωor less) can reduce the frequency of occurrence of the undesired radiation.∗1The maximum value of fosc is specified with the following equation.fosc [max] ≤fc × 1.7∗2H indicates 1HSYNC period.– 22–Appendix(i) Main clock(iii) Sub clock(ii) Main clockReset pin pull-up resistorNon-existentExistentItemContentMask Option Table∗Models with an astarisk (∗) have the built-in ground capacitance (C 1, C 2).∗1The series resistor for XTAL (Rd = 500Ωor less) can reduce the effect of the noise caused by the electrostatic discharge.Manufacture RIVER ELETECCO., LTD.MURATA MFGCO., LTD.CSA10.0MTZ CSA12.0MTZ CSA16.00MXZ040CSA24.00MXZ040CST10.0MTW ∗CST12.0MTW ∗CST16.00MXW0C1∗KINSEKI LTD.SEIKOInstruments Inc.Model HC-49/U03HC-49/U (-S)P3fc (MHz)10.012.016.024.010.012.016.08.012.016.08.012.016.024.0305OPEN 305181210105OPEN 33018305OPEN 305181210105OPEN 333180∗1330∗10∗1120k 32.768kHz (iii)VTC-200SP-T330k32.768kHz(iii)C 1(pF)C 2(pF)Rd (Ω)Circuit example Remarks(i)(i)(ii)CL = 12.5pFFig. 12. Recommended oscillation circuit– 23–Fig. 13. Characteristic curves10.01101001001020MHz24MHz 32MHz 501009080706040302010010.10.0128MHz 16MHz1552005251036MHz 40MHzI DD vs. V DD(Ta = 25°C, Typical)I D D – S u p p l y c u r r e n t [m A ]V DD – Supply voltage [V]I DD vs. fc(V DD = 5V, Ta = 25°C, Typical)Parameter curve for OSD oscillator L vs. C(Analytically calculated value)L – I n d u c t a n c e [µH ]C 1, C 2 – Capacitance [pF]Frequency [MHz]– 24–Package Outline Unit: mmPACKAGE STRUCTUREPACKAGE MATERIALLEAD TREATMENT LEAD MATERIAL PACKAGE MASSSONY CODE EIAJ CODE JEDEC CODESDIP-64P-0142 ALLOY SOLDER PLATING EPOXY RESIN 64PIN SDIP (PLASTIC)SDIP064-P-07508.6gSONY CODE EIAJ CODE JEDEC CODE64PIN QFP(PLASTIC)QFP-64P-L01QFP064-P-1420PACKAGE MATERIALLEAD TREATMENT LEAD MATERIAL PACKAGE MASSEPOXY RESIN SOLDER/PALLADIUM42/COPPER ALLOY PACKAGE STRUCTUREPLATING 1.5g– 25–PACKAGE STRUCTUREPACKAGE MATERIALLEAD TREATMENT LEAD MATERIAL PACKAGE MASSEPOXY RESINCOPPER ALLOY+ 0.4SDIP-52P-01SDIP052-P-060052PIN SDIP (PLASTIC)SONY CODE EIAJ CODE JEDEC CODEPLATING SOLDER/PALLADIUM5.6g。
开关集成电路TL494介绍及其应用
开关集成电路TL494介绍及其应用TL494是美国德州仪器公司生产的一种电压驱动型脉宽调制控制集成电路，主要应用在各种开关电源中。
本文介绍它与相应的输入、输出电路等一起构成一个单回路控制器。
1、TL494管脚配置及其功能TL494的内部电路由基准电压产生电路、振荡电路、间歇期调整电路、两个误差放大器、脉宽调制比较器以及输出电路等组成。
图1是它的管脚图，其中1、2脚是误差放大器I的同相和反相输入端；3脚是相位校正和增益控制；4脚为间歇期调理，其上加0～3.3V电压时可使截止时间从2%线怀变化到100%；5、6脚分别用于外接振荡电阻和振荡电容；7脚为接地端；8、9脚和11、10脚分别为TL494内部两个末级输出三极管集电极和发射极；12脚为电源供电端；13脚为输出控制端，该脚接地时为并联单端输出方式，接14脚时为推挽输出方式；14脚为5V基准电压输出端，最大输出电流10mA；15、16脚是误差放大器II的反相和同相输入端。
2、回路控制器工作原理回路控制器的方框图如图2所示。
被控制量（如压力、流量、温度等）通过传感器交换为0～5V的电信号，作为闭环回路的反馈信号，通过有源简单二阶低通滤波电路进行平滑、去除杂波干扰后送给TL494的误差放大器I的IN+同相输入端。
设定输入信号是由TL494的5V基准电压源经一精密多圈电位器分压，由电位器动端通过有源简单二阶低通滤波电路接入TL494的误差放大器I的IN-反相输入端。
反馈信号和设定信号通过TL494的误差放大器I进行比较放大，进而控制脉冲宽度，这个脉冲空度变化的输出又经过整流滤波电路及由集成运算放大器构成的隔离放大电路进行平滑和放大处理，输出一个与脉冲宽度成正比的、变化范围为0～10V的直流电压。
这个电压就是所需要的输出控制电压，用它去控制执行电路，及时调整被控制量，使被控制量始终与设定值保持一致，形成闭环单回路控制。
用TL494实现的单回路控制器的电路原理图如图3所示。
74LS系列主要芯片引脚及参数
<74LS00引脚图>74l s00 是常用的2输入四与非门集成电路，他的作用很简单顾名思义就是实现一个与非门。
Vcc 4B 4A 4Y 3B 3A 3Y┌┴—┴—┴—┴—┴—┴—┴┐__ │14 13 12 11 10 9 8│Y = AB ）│ 2输入四正与非门 74LS00│ 1 2 3 4 5 6 7│└┬—┬—┬—┬—┬—┬—┬┘1A 1B 1Y 2A 2B 2Y GND74LS00真值表：A＝1 B=1 Y=0A＝0 B=1 Y=1A＝1 B=0 Y=1A＝0 B=0 Y=174HC138基本功能74LS138 为3 线－8 线译码器，共有54/74S138和54/74LS138 两种线路结构型式，其74LS138工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
74LS138的作用:利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。
若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS138图74ls138译码器内部电路3线-8线译码器74LS138的功能表备注：这里的输入端的三个A0～1有的原理图中也用A B C表示（如74H138.pdf中所示，试用于普中科技的HC-6800 V2.2单片机开发板）。
<74ls138功能表>74LS138逻辑图无论从逻辑图还是功能表我们都可以看到74LS138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。
如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。
当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出74ls138逻辑图由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。
74LS138管脚功能.
74ls138引脚图74HC138管脚图:74LS138为3 线－8 线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。
若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。
如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。
当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。
71LS138有三个附加的控制端、和。
当、时，输出为高电平（S＝1），译码器处于工作状态。
否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。
这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。
带控制输入端的译码器又是一个完整的数据分配器。
在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。
这就不难理解为什么把叫做地址输入了。
例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。
【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。
常用集成电路管脚图
1 / 2123456789101112131474LS001A1B1Y2A2B 2YGND3Y 3A 4Y 4B 4A Vcc 3B 2输入四与非门 74LS00123456789101112131474LS021A1B 1Y 2A2B2YGND3Y 3A 4Y 4B 4A Vcc 3B 二输入四或非门 74LS02123456789101112131474LS041Y6Y 1A 2A 5Y 2YGND3Y3A4Y 5A 4A Vcc 6A 六反相器 74LS04123456789101112131474LS101B1Y 1A 2A 3B 2BGND2Y2C3Y 3C 3A Vcc 1C 三输入三与非门 74LS10123456789101112131474LS201B 2C 1A NC 2B 1CGND1Y1D2Y NC 2A Vcc 2D 四输入二与非门 74LS201234567891011121314151674LS42123456GND789D C B A Vcc 4线-10线译码器 74LS421234567891011121314151674LS48BCLTBI/RBO RBIDAGNDe d c b a gf Vcc BCD-七段译码器/驱动器 74LS48123456789101112131474LS741CLR1D1CLK1PR1QGND2Q 2PR 2CLK 2D 2CLR Vcc 2Q 1Q正沿触发双D 型触发器 74LS741234567891011121314151674LS761CLK1PR1CLR1JVcc2CLK2PR2CLR2J2Q 2Q 2K GND 1Q 1Q 1K 双J-K 触发器 74LS76123456789101112131474LS861A1B1Y2A2B 2YGND3Y 3A 4Y 4B 4A Vcc 3B 二输入四异或门 74LS86常用集成电路管脚图（一）123456789101112131474LS95串行输入 A BCD 模式控制GND左移Qd Qc Qb Qa Vcc 右移4位移位寄存器 74LS951234567891011121314151674LS1121CLK1K1J1PR1Q1Q2QGND2Q 2PR 2J 2K 2CLK 1CLR Vcc 2CLR 负沿触发双J-K 触发器 74LS112常用集成电路管脚图（二）2 / 21234567891011121314151674LS138ABCG2AG2BG1Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc 3-8线译码器/多路转换器 74LS1381234567891011121314151674LS1391G1A1B1Y01Y11Y21Y3GND2Y32Y22Y12Y02B 2A 2G Vcc 双2-4线译码器/多路转换器 74LS1391234567891011121314151674LS151321YW 读取脉冲GNDC B A 7654Vcc8选1数据选择器 74LS1511234567891011121314151674LS1531GB1C31C21C11C0 1YGND2Y 2C02C12C22C3A 2G Vcc 双4-1线数据选择器 74LS1531234567891011121314151674LS160CLKABCDA1GNDA00123CS EO Vcc 选择同步位计数器 74LS1601234567891011121314151674LS161CLKABCDPGNDLD T QD QC QB QA C0Vcc CLR同步集成十六进制计数器 74LS1611234567891011121314151674LS3901A1清除1QA1B1QB1QCGND2QD 2QC 2QB 2B 2QA 2清除2A Vcc 1QD双十进制计数器 74LS390NE55512345678GND触发OUT复位Vcc 放电阀值控制电压定时器 NE555DAC08321234567891011121314151617181920WR1CSAGNDDI3DI2DI1DI0VrefRfbDGNDIout1Iout2DI7DI6DI5DI4XFER WR2ILE Vcc 8位D/A 转换器 DAC083212345678910111213142827262524232221201918171615ADC0809IN3IN4IN5IN6IN7IN2IN1IN0ADDA ADDB ADDC ALE D7D6D5D4D0Vref(-)D2START EOCD3OECLOCK Vcc Vref(+)GNDD18位8通道逐次逼近型A/D 转换器 ADC08098线-3线八进制优先编码器 74LS1481234567891011121314151674LS1484567E1A2A1GNDA00123CS EO Vcc。
74ls163引脚图与管脚功能表资料
74ls163引脚图与管脚功能表资料
74LS163是常用的四位二进制可预置的同步加法计数器，他可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能，:
〈74ls163引脚图>
管脚图介绍：
时钟CP和四个数据输入端P0～P3
清零/MR
使能CEP，CET
置数PE
数据输出端Q0～Q3
以及进位输出TC. (TC=Q0·Q1·Q2·Q3·CET）
输入输出
C R CP L
D EP ET D3D2D1D0Q3 Q2Q1Q0
0 ↑ x x x x x x x 0 0 0 0
1 ↑ 0 x x D C B A D C B A
1 ↑ 1 0 x x x x x Q3 Q2Q1Q0
1 ↑ 1 x 0 x x x x Q3 Q2Q1Q0
1 ↑ 1 1 1 x x x x 状态码加1
〈74LS163功能表〉
从74LS163功能表功能表中可以知道,当清零端CR=“0"，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能.当CR=“1"且LD=“0"时，在CP信号上升沿作用后，7 4LS163输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3,D2，D1，D0的状态一样，为同步置数功能.而只有当CR=LD=EP=ET=“1"、CP脉冲上升沿作用后,计数器加1。
74 LS163还有一个进位输出端CO，其逻辑关系是CO= Q0·Q1·Q2·Q3·CET.合理应用计数器的清零功能和置数功能，一片74LS163可以组成16进制以下的任意进制分频器。
显示器常用集成电路管脚功能说明.
显示器常用集成电路管脚功能说明TDA1170N/S 引脚功能1锯齿波输出2接电源Vs 3接回扫升压电容,在场逆程期间该脚电压等于电源电压,其余时间为低电平4接功放输出,接偏转线圈5接功放电源6稳压输出(约6.5V 7场幅调节8同步信号输出9接振荡定时元件,该脚波形成为锯齿波10内部驱动输入11补偿输入12接锯齿波形成TDA1180P引脚功能1接电源(10-13.2V 2负极性脉冲输出3正极性脉冲输出4保护电路信号输入5接移相滤波器6行逆程反馈输入7键控和消隐脉冲输出8行同步分离输入9行同步分离输入10场同步信号输出11同步检测器外接元件连接端12接开关时间常数13控制电流输出14接振荡器电容15振荡控制电流输入16接地TDA1670/TDA1675 引脚功能1场输出,接偏转线圈2场输出电源3场振荡4场振荡5场同步脉冲输入6场振荡7场副调整,外接可变电阻,可改变锯齿波形成电容的充电流的大小,进而可调整场幅8地9外接锯齿波形电容10内部缓冲器锯齿波输出11功放级外接滤波电容12负反馈引入脚13场消隐脉冲输出14电源15回扫输出,通常接逆程自举升压电容负端TDA2595 引脚功能1场/复合同步输出2行逆程脉冲反馈输入3接相位检测器/电容,也可同时接相位调节电位器来改变该脚电压达到调整图象位置的作用4场激励脉冲输出5接地6行场消隐/沙堡脉冲输出7静噪电平输出8 X射线保护输入或过压保护底电平时,行振荡脉冲禁止输出端9同步信号输出10接复合同步检波电容11行同步脉冲输入12接电容13接地14接行振荡电阻15接电源Vcc 16接行振荡电容17监相器输出18接监相器积分滤波器TDA4800引脚功能1接场振荡器电阻2接场振荡器电容3同步信号输入/消隐脉冲输出4场锯齿波输出5前置放大器输入6功率放大器电源7场输出8接地9接场逆程发生器电容10接电源2 11锯齿波发生器12消隐脉冲持续时间13频率识别TDA4841PS 引脚功能1行逆程脉冲输入2 X射线保护输入 3 +B控制OTA(运算放大器输出4 +B控制比较器输入5 +B控制OTA输入6 +B控制驱动输出7电源电路地线8行激励输出9 X射线保护复位选择输入10电源11左右枕校输出12场激励输出2(正极性场院锯齿波13场激励输出1(负极性场院锯齿波14场同步输入15行同步/复合同步输入16视频钳位脉冲/场消隐信号输出17行同步失锁/保护/场消隐输出18 I2C总线时钟信号输入19 I2C总线数据信号输入/输出20左右枕校不平衡校正控制信号输出21高压变动引起的场幅变化补偿输入22场幅控制外接电容(场幅控制AGC23场振荡器外接电阻24场振荡器外接电容25信号电路地线26 PLL1外接滤波器27频率/电压转换电压缓冲输出28行振荡器基准电压29行振荡器外接电容30 PLL2外接滤波器/软启动31高压变动引起的行幅变化补偿输入32水平与垂直动态聚焦输出TDA4850/TDA4851/TDA4852引脚功能1接正电源Vp 2场逆程脉冲输入3行激励输入4接地5场输出1(负锯齿波6场输出2(正锯齿波7a第四模式输出/模式检测同步输入7b第四模式输出/自动同步输入7c空脚8钳位/场削隐脉冲输出9行同步/复合同步信号输入10行同步信号输入11左右枕校输出12接场幅度控制电容13场幅度调节输入14左右枕校不平衡校正控制信号输出15接振荡电阻16接振荡电容17接行PLL1相位滤波器18接行振荡电阻19接行振荡电容20接行PLL2相位滤波器TDA4853/TDA4854 引脚功能1行逆程脉冲输入2 X射线保护输入3 +B控制OTA(运算跨导放大器输出4 +B 控制比较输入 5 +B控制OTA输入6 +B控制驱动输出7接地(电源8行激励输出9 X射线保护复位选择输入10接电源11左右枕校波形输出12场输出2(正极性场锯齿波13场输出1(负极性场锯齿波14场同步输入15行同步/复合同步输入16视频钳位脉冲/场消隐脉冲输出17行同步失锁/保护/场消隐输出18 I2C总线时钟信号线19 I2C总线数据信号线20左右枕校不平衡校正信号输出20内部连接,此脚外部不能接元件21高压变动引起的场幅变化的补偿输入22场幅控制外接电容(场幅控制AGC23接场振荡电阻24接场振荡电容25信号电路地线26接PLL1滤波器27行频率/电压转换缓冲输出/软启动28行振荡基准电流29接行振荡电容30行PLL2外接滤波器31高压变动引起的行幅变化补偿输入32内部连接,此脚不允许连接外电路32行、场聚焦输出TDA4856 引脚功能1行逆程脉冲输入2 X射线保护输入3 +B控制OTA(运算放大器输出4 +B控制比较输入5 +B控制OTA输入6 +B控制驱动输出7电源电路地线8行激励输出9 X射线保护复位选择输入10电源11左右枕校输出12场激励输出2(正极性场锯齿波13场激励输出1(负极性场锯齿波14场同步输入15行同步/复合同步输入16视频钳位脉冲/场消隐脉冲输出17行同步失锁/保护/场消隐输出18 I2C总线时钟信号输入19 I2C总线数据信号输入/输出20左右枕校不平衡校正信号输出21高压变动引起的场幅变化补偿输入22场幅控制外接电容(场幅控制AGC23接场振荡电阻24接场振荡电容25信号电路地线26 PLL1外接滤波器27频率/电压转换电压缓冲输出28行振荡基准电压29行振荡器外接电容30行PLL2外接滤波器/软启动31高压变动引起的行幅变化补偿输入32水平与垂直动态聚焦输出TDA4857引脚功能1行逆程脉冲输入2 X射线保护输入(X射线保护动作电压为6.38V3 +B控制OTA输出4 +B控制比较器输入5 +B控制OTA输入6 +B控制驱动输出7电源电路地线8行激励输出9 X射线保护复位选择输入10电源11左右枕校输出12场输出2(上升场锯齿波13场输出1(下降场锯齿波14场同步输入15行同步/复合同步输入16视频钳位脉冲/场消隐脉冲输出17行同步失锁/保护/场消隐输出18 I2C总线时钟信号输入19 I2C总线数据信号输入/输出20内部连接,此脚外部不能接元件21高压变动引起的场幅变化的补偿输入22场幅控制外接电容器23场振荡器外接电容器24场振荡器外接电容器25信号电路地线26 PLL1外接滤波器27频率/电压转换电压缓冲输出28行振荡基准电压设定29行振荡器外接电容器30行PLL2外接滤波器/软启动31高压变动引起的行幅变化补偿输入32水平与垂直动态聚焦输出TDA4858/TDA4855引脚功能1行回扫脉冲输入2 X射线保护输入(X射线保护动作电压为6.38V3 +B控制OTA(运算放大器输出,比较器输入4 +B控制比较器输入5 +B控制OTA放大器输入6 +B控制驱动输出7行激励输出8功率电路地线9接电源Vcc 10供行钳位触发器使用的选择信号输入11左右枕校输出12场输出2 (正极性锯齿波13场输出1(负极性场锯齿波14场同步输入/输出(TIL电平15行同步/复合同步输入(TIL电平或视频信号中的同步信号16视频钳位脉冲/场消隐及保护信号输出17场中心调整输入18场幅控制输入19场S校正控制输入20左右梯形失真校正输入21左右枕校幅度控制输入22场幅控制外接电容23场振荡器外接电阻24场振荡器外接电容25接信号电路地线26 PLL1外接滤波器27频率/电压转换电压缓冲输出28行振荡器基准电压设定29行振荡器外接电容30行中心控制输入31行PLL2外接滤波器/软启动32行幅调节输入TDA4860/TDA4861引脚功能1接场功放级正电源Vp1 2差分输入放大器输入1(场激励输入13差分输入放大器输入2(场激励输入24接场输出正电源5场输出6接场功放级负电源7逆程发生器输出8接逆程发生器电源9保护电路输出过热保护,管子过热输出高压平偏转线圈开路保护:开路时输出占空比为50%的高电平脉冲,正常输出消隐脉冲TDA4866/TDA4866J 引脚功能1差分输入放大器输入端1 2差分输入放大器输入端2 3电源电压4 B信号输出5地线6 A信号输出7逆程发生器供电电源8保护检测输出端9偏转电流反馈输入端TDA8170/TDA81711功率放大器反相输入端2供电电压Vs 3回扫发生器输出端4接电源地或接负电源5功率放大器反相输出端6功率输出级供电源7功率放大器同相输入端TDA8172/TDA81771引脚功能1场激励反相输入,场激励锯齿波由此输入2接电源3逆程发生器输出4接电源地或接负电源5场输出端6场输出级电源7功率放大器同相输入端TDA8351/TDA8351AQ/TDA8356引脚功能1正向场激励输入(包括信号偏置2负向场激励输入(包括信号偏置3电源4场输出电压B 5地线6逆程电压输入7场输出电压A 8保护信号输出9反馈电压输入TDA8351AQ引脚功能1正向场激励输入(包括信号偏置2负向场激励输入(包括信号偏置3反馈电压输入4电源5场输出电压B6空脚7地线8逆程电压输入9场输出电压A 10 保护信号输出11空脚12空脚13空脚TDA9102引脚功能1外接行振荡电阻2外接行振荡电容3行相位比较器1输出,外接积分滤波网络4行TIL同步信号输入端5行同步脉冲宽度电容6行电路地线7行驱动输出8行回扫脉冲输入9行相位比较器2输出端,外接滤波电容10行相位调节11接地(电源12场振荡输出13接地振荡定时电容14场TIL同步信号输入15场锯齿波电压输出16场辐调整端17场线性调整端18场线性补偿输出19场基准电压输出端,8V20接电源VSTDA9103引脚功能1第二PLL(锁相环环路滤波器2行激励脉冲占空比直流控制。
74ls161引脚图与管脚功能表资料
74ls161引脚图与管脚功能表资料
74LS161是常用的四位二进制可预置的同步加法计数器，他可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能，：
<74ls161引脚图>
管脚图介绍：
时钟CP和四个数据输入端P0~P3
清零/MR
使能CEP，CET
置数PE
数据输出端Q0~Q3
以及进位输出TC. (TC=Q0·Q1·Q2·Q3·CET)
输入输出
C R CP L
D EP ET D3D2D1D0
Q
3
Q
2
Q
1
Q0
<74LS161功能表>
从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q 0立即为全“0”，这个时候为异步复位功能。
当CR=“1”且LD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样，为同步置数功能。
而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。
74 LS161还有一个进位输出端CO，其逻辑关系是CO= Q0·Q1·Q2·Q3·CET。
合理应用计数器的清零功能和置数功能，一片74LS161可以组成16进制以下的任意进制分频器。
74ls373引脚图管脚功能表
74ls373引脚图管脚功能表74ls373是常用的地址锁存器芯片，它实质是一个是带三态缓冲输出的8D触发器，在单片机系统中为了扩展外部存储器,通常需要一块74ls373芯片，(1）.1脚是输出使能(OE）,是低电平有效,当1脚是高电平时，不管输入3、4、7、8、13、14、17、18如何，也不管11脚(锁存控制端,G)如何，输出2(Q0)、5（Q1)、6(Q 2)、9（Q3）、12(Q4）、15（Q5）、16(Q6）、19(Q7)全部呈现高阻状态（或者叫浮空状态）；（2)。
当1脚是低电平时,只要11脚(锁存控制端，G）上出现一个下降沿，输出2(Q0)、5（Q1）、6(Q2）、9（Q3）、12(Q4）、15（Q5）、16(Q6）、19（Q7)立即呈现输入脚3、4、7、8、13、14、17、18的状态.锁存端LE 由高变低时,输出端8 位信息被锁存，直到LE 端再次有效。
当三态门使能信号OE为低电平时，三态门导通，允许Q0～Q7输出，OE为高电平时,输出悬空.当74LS3 73用作地址锁存器时,应使OE为低电平，此时锁存使能端C为高电平时，输出Q0~Q7 状态与输入端D1~D7状态相同；当C发生负的跳变时，输入端D0~D7 数据锁入Q0～Q7.51单片机的ALE信号可以直接与74LS373的C连接. 74ls373与单片机接口：1D～8D为8个输入端。
1Q～8Q为8个输出端.G是数据锁存控制端；当G=1时，锁存器输出端同输入端；当G由“1"变为“0”时，数据输入锁存器中。
OE为输出允许端；当OE=“0”时，三态门打开；当OE=“1"时，三态门关闭，输出呈高阻状态。
在MCS—51单片机系统中,常采用74LS373作为地址锁存器使用,其连接方法如上图所示。
其中输入端1D~8D接至单片机的P0口,输出端提供的是低8位地址，G端接至单片机的地址锁存允许信号ALE。
输出允许端OE接地，表示输出三态门一直打开。
常用集成电路管脚和功能表
74LS190的外引线图
74LS190的逻辑符号
31
主菜单 开 始 回 退 前 进 最 后 返 退 回2020作/6/1？5 业 出
74LS190功能表
32
2020/6/15
集成二进制同步可逆计数器74LS191
74LS191的外引线图
33
74LS191的逻辑符号
2020/6/15
74LS191功能 FA＞BFA＜BFA = B
100 010 100 010 100 010 100 010 100 010 001 001
2020/6/15
集成JK触发器74LS112
集成JK触发器74LS112 (a) 外引脚图 (b) 逻辑符号
15
2020/6/15
34
2020/6/15
双时钟集成十进制同步可逆计数器74LS192
74LS192的外引线图
35
74LS192的逻辑符号
2020/6/15
74LS192功能表
36
2020/6/15
双时钟4位二进制同步可逆计数器74LS193
74LS193的外引线图
37
74LS193的逻辑符号
2020/6/15
74LS193功能表
74LS112的功能表
16
2020/6/15
集成双D触发器74LS74
1. 双D触发器74LS74外引脚图和逻辑符号
图4-27 双D触发器74LS74
(a) 外引脚图 (b)逻辑符号
17
2020/6/15
双D触发器74LS74的功能表
18
2020/6/15
集成数码锁存器74LS373
8D型锁存器74LS373
常用集成组合逻辑电路芯片( 一体化 ).
…
Ym-1
2.集成组合电路使用方法举例（1）查询集成电路手册 1）*3 线 - 8 线译码器逻辑图
— 输出低电平有效 0 1 0 1 1 0 0 1 0 1 0 1 0 1 0 1
Y7
& A2 A2 A1 A1 A0 A0
Y6
&
Y5
&
Y4
&
Y3
&
Y2
&
Y1
&
Y0
&
1 1
1
1
1
1
A2 0 1 0 1
BI / RBO
输
出 a b c d e f g 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0
74系列芯片引脚图及逻辑功能表
74LS11——3输入端3与门管脚图及逻辑功能表
74LS20——4输入端双与非门管脚图及逻辑功能表
74LS21——4输入端双与门管脚图及逻辑功能表
74LS27——3输入端三或非门管脚图及逻辑功能表
74LS42——BCD/十进制译码器管脚图及逻辑功能表
74LS138——3-8线译码器管脚图及逻辑功能表
74LS139——双2-4线译码器管脚图及逻辑功能表
74LS148——8-3线优先编码器管脚图及逻辑功能表
74LS151——八选一数据选择器管脚图及逻辑功能表
74LS153——双4选1数据选择器管脚图及逻辑功能表
74LS47——4线7段显示译码器，低电平有效，驱动共阳数码管
74LS55——双4输入与或非门74LS54——4-2-3与或非门
74LS08——2输入4与门
如有侵权请联系告知删除，感谢你们的配合！。
常用数字集成电路管脚排列及逻辑符号。
常用数字集成电路管脚排列及逻辑符号V 4A 4B 4Y 3A 3B3Y1A 1B 1Y 2A 2B 2Y GND74LS00四2输入与非门1A 1B 1Y 2A 2B 2Y 4A4B4Y3A3B3YGNDV CC74LS01四2输入与非门（OC ）4A4B4Y3A3B3YV CC74LS02四2输入或非门89101112121331445674YGND4A5Y6A6Y5AV CC1A 1Y 2A 2Y 3A 3Y 。
1。
1。
1。
1。
1。
174LS04 六反相器8910111212133144567GND&&&&1A 1B 1Y 2A 2B 2Y 4A4B4Y3A3B3YV CC74LS08四2输入与门89101112121331445671C 1Y3C3B3A3Y1A1B 2A2B2C 2Y GNDVcc 。
&&&。
74LS10 三3输入与非门8910111111223344567Vcc 2D 2C 2B 2A2Y1A 1B 1C 1D 1YGND 。
&。
&74LS20双4输入与非门1A 1B 2Y 2A 2B 3Y3A3B4Y4A4BGNDV CC89101111112233445671Y ≥1≥1≥1≥174LS32四2输入或门8910111212133144567≥1。
A C D E F N GNDNNBHGYV CC74LS54 4路2-2-2-2输入与非门D R S D Q2D R 1 1D 1CP 1 1Q 1 S D QGND D QCP 8910111111223344567QOOD QCP Q OOD R D S D D R S Vcc 2 2D 2CP 2 2Q74LS74双上升沿D 型触发器GND1Y 2B 2Y74LS86 四2输入异或门91011111122334456781156VccD2R D22K21J22Q1R CPCP1K 1JS D11Q 1Q 2QGNDK J CPDD QQ K J CPQQR S S D R D S D。
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2018/8/1
1
八线—三线优先编码器74LS148
2018/8/1
74LS148的逻辑符号
2
八线—三线优先编码器74LS148
表3-5 74LS148电路的功能表
2018/8/1
3
3线—8线译码器74LS138
2018/8/1
74LS138的逻辑符号
4
74LS138的功能表
74LS151的逻辑符号
74LS151的管脚排列图
2018/8/1 10
74LS151的功能表
2018/8/1
11
四位加法器74LS283
74LS283电路的逻辑符号
2018/8/1
74LS283电路的管脚排列图
12
四位数值比较器74LS85
74LS85的管脚排列图
74LS85的逻辑符号
2018/8/1
2018/8/1
5
二-十进制译码器74LS42
2018/8/1
二—十进制译码器74LS42的逻辑符号
6
二-十进制译码器74LS42的功能表
2018/8/1
7
七段显示译码器74LS49
74LS49的管脚排列图
2018/8/1
74LS49的逻辑符号
8
74LS49的功能表
2018/8/1
9
八选一数据选择器74LS151
3. 74LS390的逻辑功能
2018/8/1
45
集成双十进制计数器74LS390
4.用74LS390构成60进制计数器
2018/8/1
46
集成双十进制计数器74LS390
5.用74LS390构成60进制计数器
2018/8/1
47
2018/8/1 21
74LS194功能表
2018/8/1
22
十进制同步加法计数器74LS160
74LS161的外引线图
74LS161的逻辑符号
2018/8/1
23
74LS160功能表
2018/8/1
24
同步四位二进制计数器74LS161
74LS161的外引线图
74LS161的逻辑符号
2018/8/1
74LS191的逻辑符号
2018/8/1
33
74LS191功能表
2018/8/1
34
双时钟集成十进制同步可逆计数器74LS192
74LS192的外引线图
74LS192的逻辑符号
2018/8/1
35
74LS192功能表
2018/8/1
36
双时钟4位二进制同步可逆计数器74LS193
74LS193的外引线图
× ×
1 0 0 1 A0 = B0 A0 = B0 A0 = B0 A0 = B0
× × × × × ×
× × × × × × 1 0 0 0 1 0 0 0 1 × × 1
1 0 0 0 1 0
1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 014 1
A3 = B3 A2 = B2 2018/8/1
A3 = B3 A3 = B3
A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3
A2 = B2 A2 = B2
A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2
1 0 0 1
A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1
13
74LS85的功能表
输 A3，B3 1 0 0 1 A3 = B3 A3 = B3 A2，B2 × × 1 0 0 1 入 A1，B1 × × × × A0，B0 × × × ×
B
级联输入 IA ＞ BIA＜ B IA × × × × × × × × × × × ×
=
输 出 FA＞BFA＜BFA = B 1 0 0 0 1 0 1 0 0 0 1 0
25
74LS161的功能表
2018/8/1
26
同步四位二进制加法计数器74LS162
74LS162的外引线图
74LS162的逻辑符号
2018/8/1
27
74LS162的功能表
2018/8/1
28
可预置四位二进制计数器74LS163
74LS163的外引线图
74LS163的逻辑符号
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74LS163功能表
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集成十进制同步可逆计数器74LS190
74LS190的外引线图
74LS190的逻辑符号
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主菜单
开
始 回
退 前
进 最
后 返
回 作 ？业
退
出
74LS190功能表
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集成二进制同步可逆计数器74LS191
74LS191的外引线图
集成JK触发器74LS112
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集成JK触发器74LS112 (a) 外引脚图 (b) 逻辑符号
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74LS112的功能表
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集成双D触发器74LS74
1. 双D触发器74LS74外引脚图和逻辑符号
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图4-27 双D触发器74LS74 (a) 外引脚图 (b)逻辑符号
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74LS290的逻辑符号
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74LS290功能表
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集成双十进制计数器74LS390
1.74LS390管脚排列图
ቤተ መጻሕፍቲ ባይዱ
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集成双十进制计数器74LS390
2.74LS390逻辑符号
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集成双十进制计数器74LS390
Q0 CR CP 1 3 0 2A B ×
74LS193的逻辑符号
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74LS193功能表
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集成4位二进制异步计数器74LS197
74LS197的外引线图
74LS197的逻辑符号
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74LS197功能
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5.4.1 异步2—5—10进制计数器74LS290
74LS290的外引线图
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双D触发器74LS74的功能表
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集成数码锁存器74LS373
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8D型锁存器74LS373 (a) 外引脚图 (b) 逻辑符号
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8D型锁存器74LS373功能表
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集成双向移位寄存器74LS194
双向移位寄存器74LS194 （a）外引脚图 （b）逻辑符号