N分频器分析与设计
(完整版)N分频器分析与设计
一、实验目的掌握 74190/74191 计数器的功能，设计可编程计数器和N 分频器，设计 (N-1/2)计数器、分频器。
二、实验原理分频是对输入信号频率分频。
1、 CD4017逻辑功能Cp0 Cp1 Rd Q9-Q1 CoX X 1 0（ Q0=1）0↑0 0 每个时钟分别从Q0-Q9一个周期高电1(Q0-Q4=1 时 ) 平信号0 0 每个时钟分别从Q0-Q9一个周期高电0(Q5-Q9=1 时 )↓平信号0 X 0 保持X 1 0 保持2、 74190/74191 逻辑功能U’ / Q2 Q1 Q0 器件Cp1 S’LD’D3 D2 D1 D0 n+1Q3n+1 n+1D n+174190X X 0 X D3 D2 D1 D0 D3 D2 D1 D0 (1)74190 Q Q Q ↑ 1 1 X X X X X Q3n1n 0n (1) 2n74190↑010X X X X8421BCD加计数74190 ↑0 1 1 X X X X 8421BCD减计数74191 ↑0 1 0 X X X X 四位二进制加计数74191 ↑0 1 1 X X X X 四位二进制减计数3、集成计数器级联当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。
方法分为异步级联和同步级联。
4、集成计数器的编程在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。
可采用复位编程和置数编程两种。
5、多片 74190/74191 计数器级联可根据具体计数需求和增减需求，选用74190 或 74191，选择不同功能、同步或异步设计等。
6、 74190/74191 计数器编程由于没有复位端，因此只能使用置数编程，置数端置为0 即可异步置数。
可根据需求设计 N 进制加法或减法计数器。
N与译码逻辑功能如下。
N 2 3 4 5 6 LD’(Q1n) ’(Q1n Q0n) ’(Q2n ) ’(Q2n Q0n) ’(Q2n Q1n) ’7 8 9 10 11n n n n’n n’n n’nnn(Q2 Q1Q0 ) ’(Q3 ) (Q3 Q0) (Q3 Q1) (Q3 Q1Q0 ) ’N 12 13 14 15 16LD’n n’nnn nn n nn nn’ 1 (Q3 Q2) (Q3 Q2Q0 ) ’(Q3 Q2Q1 ) ’(Q3 Q2Q1Q0)7、 74191 组成 (N-1/2)分频器电路如下图：U5AU315 A QA 31 2B QB106 4011BD_5VC QC9 72 D QDVDDU7A4 ~CTEN5V~1PR11U4A~LOAD135~RCO4~U/D121J1Q1514MAX/MIN 1CLK1CLK16 1K~1Q144030BD_5V74191N~1CLR37476N计数器的两个循环中， 一个循环在 Cp 的上升沿翻转； 另一个是在 Cp 的下降沿翻转， 使计数器的进制减少 1/2 ，达到 (N-1/2) 分频。
【精品】课程设计—分频器的制作
课程设计—分频器的制作电子技术课程设计报告学院：专业班级：学生姓名：学号：指导教师：完成时间：成绩：分频器的制作设计报告一. 设计要求把1000HZ的信号分成500Hz，100Hz的信号，用拨动开关控制。
发挥部分：1、200Hz信号的产生 2、倍频信号的产生。
二. 设计的作用、目的1、掌握运用中规模集成芯片设计分频器的方法。
2、掌握使用与非门、555单稳态产生倍频信号的方法。
三.设计的具体实现1、单元电路设计(或仿真)与分析1、分频信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，并通过单刀双掷开关控制。
仿真结果图如下：①当开关拨到1档时，上面频率计数器计输入信号频率为1000Hz，下面频率计数器计数频率为500Hz信号。
②当开关拨到2档时，上面频率计数器计输入信号频率为1000Hz，下面输出频率计数器显示100Hz信号。
2、200Hz信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
仿真结果图如下：在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，2脚即输出200Hz信号。
2、倍频信号的产生：倍频信号原理图如下，输入信号由最左端输入方波（频率大于1000Hz并且峰峰值大于3v小于5v效果好）其中第一个与非门连接成非门使用，起着对输入信号倒相的作用。
这样，当有一个方波脉冲信号输入时，由C1、R1组成的微分电路将在脉冲信号的前沿产生一个正向微分脉冲信号，同时在方波下降沿处产生负向脉冲，另一路经过反相后，C2、R2微分电路产生负向脉冲（另一路产生正向脉冲同时）和负向脉冲，经过二极管滤除正向脉冲作为555单稳态的2脚触发端输入信号，而555单稳态3脚输出倍频后的方波。
分频器的设计
分频器的设计一、课程设计目的1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。
通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。
2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。
价格在几十元以下的分频器质量难以保证，实际使用表现平庸。
自制分频器可以较少的投入换取较大的收获。
二.内容分频器-概述分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。
在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。
正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
分频器-作用分频器是音箱中的“大脑”，对音质的好坏至关重要。
功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。
要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。
在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。
尤其在中、高频部分，分频电路所起到的作用就更为明显。
其作用如下：合理地分割各单元的工作频段；合理地进行各单元功率分配；使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真；利用分频电路的特性以弥补单元在某频段里的声缺陷；将各频段圆滑平顺地对接起来。
奇数分频器设计实验报告
奇数分频器实验报告1. 背景奇数分频器是一种电子电路模块，主要用于将输入的时钟信号进行分频，并输出比输入频率低的信号。
奇数分频器的主要应用场景包括计数器、时钟频率降低等。
2. 分析2.1 奇数分频器的工作原理奇数分频器通常采用了三角波类型的振荡器来产生输入时钟信号，并通过相应的逻辑门电路对时钟信号进行分频。
常见的奇数分频器包括模2、模4和模8等。
以模8奇数分频器为例，其工作原理如下：1.奇数分频器接收输入时钟信号，并通过一个振荡器产生三角波类型的输入信号。
2.输入信号经过逻辑门电路进行分频，产生分频后的信号。
3.输出信号经过滤波电路以去除杂散信号。
4.输出信号即为输入信号的1/8。
2.2 奇数分频器的主要特点奇数分频器的主要特点包括：•输入输出频率比例为奇数，如1/2、1/4、1/8等；•分频系数固定，无法调节；•输出信号的相位与输入信号相同；•输出信号的波形稳定，幅值与输入信号相同。
2.3 奇数分频器的设计要求为了设计一个稳定可靠的奇数分频器，需要满足以下要求：•选用合适的逻辑门电路，以实现所需的分频倍数；•设计合适的滤波电路，以去除杂散信号；•保证输入输出电路的匹配性，以确保信号的传输稳定性；•选择合适的元器件，以满足设计要求，并考虑成本和可获得性。
3. 实验步骤及结果3.1 实验步骤本实验以模8奇数分频器为例，设计了以下实验步骤：1.准备实验所需的元器件和设备。
2.搭建电路原型。
3.设计逻辑门电路，实现1/8分频。
4.测试电路，检查信号传输和波形稳定性。
5.调整滤波电路，优化输出信号质量。
6.记录实验数据。
3.2 实验结果在实验中，成功搭建了模8奇数分频器电路，并进行了测试。
实验结果表明，输入信号的频率为100kHz，输出信号的频率为12.5kHz，且波形稳定。
4. 结论在本次实验中，我们成功设计了一个模8奇数分频器，实现了1/8分频。
实验结果表明，输入信号经过分频后，输出信号的频率比例为奇数，并且波形稳定，符合设计要求。
分频器设计实验报告
分频器设计实验报告一、实验目的本次实验的主要目的是设计并实现一个分频器，以深入理解数字电路中频率分频的原理和实现方法，掌握相关的电路设计和调试技能。
二、实验原理分频器是一种数字电路，用于将输入的时钟信号的频率降低为原来的 1/N，其中 N 为分频系数。
常见的分频器有偶数分频器和奇数分频器。
偶数分频器的实现相对简单，可以通过计数器来实现。
当计数器计数值达到分频系数的一半时，输出信号翻转，从而实现偶数分频。
奇数分频器的实现则较为复杂，通常需要使用多个触发器和组合逻辑电路来实现。
在本次实验中，我们将分别设计一个偶数分频器（以 4 分频为例）和一个奇数分频器（以 3 分频为例）。
三、实验器材1、数字电路实验箱2、示波器3、逻辑分析仪4、集成电路芯片（如 74LS 系列芯片）四、实验步骤（一）4 分频器的设计与实现1、原理图设计使用 74LS161 四位二进制同步计数器作为核心器件。
将计数器的时钟输入端连接到输入时钟信号。
将计数器的输出端 Q2 和 Q0 通过与门连接到一个 D 触发器的时钟输入端。
将 D 触发器的输出端作为 4 分频器的输出。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 4 分频。
（二）3 分频器的设计与实现1、原理图设计使用两个 D 触发器和一些组合逻辑门（如与门、或门等）来实现 3 分频。
第一个 D 触发器的输出作为第二个 D 触发器的输入。
通过组合逻辑门对两个 D 触发器的输出进行处理，得到 3 分频的输出信号。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 3 分频。
五、实验结果（一）4 分频器实验结果通过示波器观察输入时钟信号和输出分频信号的波形，发现输出信号的频率为输入信号频率的 1/4，成功实现了 4 分频功能。
分频器实验报告
分频器实验报告分频器实验报告引言：分频器是电子电路中常见的一种器件，它可以将输入信号的频率降低或提高到所需的频率范围内。
在本次实验中，我们将通过搭建一个简单的分频器电路来研究其工作原理和性能。
实验目的：1. 了解分频器的基本原理和工作方式；2. 掌握分频器的搭建方法；3. 研究不同参数对分频器性能的影响。
实验器材：1. 信号发生器；2. 电阻、电容、电感等被动元件；3. 示波器；4. 电源。
实验步骤：1. 搭建分频器电路：根据实验要求，选择合适的被动元件和电路拓扑，搭建分频器电路。
2. 连接信号发生器：将信号发生器的输出端与分频器电路的输入端相连。
3. 连接示波器：将示波器的探头分别连接到分频器电路的输入端和输出端。
4. 设置信号发生器：根据实验要求，设置信号发生器的频率和幅度。
5. 测试分频器性能：通过示波器观察分频器输入信号和输出信号的波形，并记录相关数据。
6. 改变参数：根据实验要求，逐步改变分频器电路中的参数，如电阻、电容、电感等，观察其对分频器性能的影响。
7. 分析实验结果：根据实验数据和观察结果，分析分频器的工作原理和性能特点。
实验结果：通过实验观察和数据记录，我们得到了以下实验结果：1. 分频器的工作频率范围：根据实验所用的被动元件和电路拓扑，我们确定了分频器的工作频率范围。
2. 分频比的变化：通过改变分频器电路中的参数，我们观察到了分频比的变化情况，并记录了相应的数据。
3. 分频器的输出波形：通过示波器观察，我们得到了分频器输出信号的波形，并分析了其特点。
讨论与分析：根据实验结果，我们可以得出以下结论：1. 分频器的工作原理：分频器通过改变输入信号的频率来实现频率的降低或提高。
2. 分频器的性能特点：分频器的性能受到电路拓扑和被动元件参数的影响，不同的参数设置会导致不同的分频比和输出波形。
结论：通过本次实验，我们深入了解了分频器的工作原理和性能特点。
分频器作为一种常见的电子电路器件，在通信、计算机等领域有着广泛的应用。
数字信息技术实验分频器设计报告精品
实验名称：分频器设计实验时间：2015年3月17日上午实验人：一、实验项目分频器设计实验：利用QuatusII仿真实现分频器设计。
二、实验仪器及器件计算机、USB－BLASTER下载线、数字系统实验箱、5V稳压电源。
三、实验目的1、熟悉教学实验板的使用，初步了解掌握Verilog HDL语言和VHDL语言。
2、掌握分辨器原理，熟悉分频器的功用，学习分频器的设计、掌握用Verilog HDL 或者VHDL 语言描述分频器的方法。
3、熟悉和掌握FPGA开发软件QuatusII的基本操作，用QuatusII编译Verilog和VHDL语言。
4、掌握USB－BLASTER下载工具的安装、以及程序下载方法。
5、学会FPGA I/O引脚分配和实现过程。
四、实验要求及内容1、首先下载给定的VHDL硬件描述语言编写的分频器示例程序，读懂程序，编译并仔细观察在实验板上的现象。
2、在QuatusII平台上进行波形仿真。
3、扩展内容：设计分频电路得到3分频器、8分频器和32分频器。
编写分频器的Verilog 或VHDL代码，并仿真，同时给出3、8、32分频仿真波形。
五、实验原理分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。
在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。
偶数分频（2N）偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。
奇数分频（2N+1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为X/(2N+1)）。
得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。
超前滞后型锁相环中n分频器的作用
超前滞后型锁相环中n分频器的作用超前滞后型锁相环是一种常见的控制系统，它通过比较输入信号和反馈信号的相位差来调整输出信号，以实现相位同步和频率稳定。
在锁相环中，n分频器起着重要的作用，可以将输入信号进行分频，降低频率，使锁相环对于输入信号的跟踪范围更广，使得锁相环能够更快速地响应输入信号的变化，并且在一定程度上降低系统的不稳定性。
n分频器的作用在于将输入信号的频率降低n倍，这样锁相环的输入频率就会变为原来的1/n，这样可以使得锁相环的相位跟踪范围更广，从而提高了系统的稳定性和可靠性。
另外，n分频器还可以实现对输入信号的频率进行精确的控制，使得锁相环能够更准确地跟踪输入信号的频率变化。
在实际应用中，n分频器通常是一个可编程的模块，可以根据不同的应用需求进行设置和调整。
一般情况下，n分频器的分频比n可以是2的整数次幂，比如2、4、8等等，这样能够便于数字电路进行实现。
同时，n分频器通常还具有锁定检测功能，可以检测输入信号的频率，并且实时监测输出信号的相位差，以保证系统的稳定性和可靠性。
除了上述的作用之外，n分频器还可以用于锁相环中的数字控制环路（DCO）的频率调节。
锁相环中的数字控制环路通常用于对VCO（控制振荡器）的频率进行调节，从而实现对输出信号频率的精确控制。
通过n分频器，可以将输入信号的频率降低n倍，从而有效地降低了数字控制环路对VCO的调节范围，减小了系统的复杂度和成本。
另外，n分频器还可以用于实现频率合成器（frequency synthesizer）中的分频功能。
频率合成器是一种能够通过分频、倍频等方法生成多种不同频率的信号的电路，而n分频器可以用于实现对输入信号频率的分频，从而实现频率合成器的核心功能。
在现代通信系统中，频率合成器和锁相环技术被广泛应用于无线通信、卫星通信、射频识别等领域。
而n分频器作为锁相环和频率合成器中的重要组成部分，其作用不可忽视。
通过对输入信号的频率进行精确的分频，n分频器可以实现对输出信号频率的精确控制，并且提高系统的稳定性和可靠性，从而为现代通信系统的高效运行提供了重要支持。
分频器的设计原理
分频器的设计原理
分频器的设计原理是将输入信号分成多个具有不同频率的输出信号。
通过使用不同的电路和技术，可以将输入信号分频为两个或更多个频率不同的输出信号。
常见的分频器设计原理包括以下几种：
1. 分频器基于计数器：通过使用计数器电路，将输入信号的频率除以一个固定的整数值，从而获得分频后的输出信号。
计数器经过一定的计数周期后重新开始计数，实现分频功能。
2. 分频器基于锁相环（PLL）：锁相环是一种反馈控制系统，通过将输入频率与参考频率进行比较，并不断调整输出频率，使其与输入频率相同或成比例，从而实现分频功能。
3. 分频器基于频率合成器：频率合成器是一种电路，可以将不同的频率合成为所需的频率。
通过设置合适的频率合成比例，可以实现输入信号的分频。
4. 分频器基于滤波器：滤波器可以选择性地通过或屏蔽特定频率范围的信号。
通过设计适当的滤波器，可以将输入信号的特定频率分离出来作为输出信号。
以上是一些常见的分频器设计原理，不同的应用场景可能采用不同的设计原理。
分频器广泛应用于无线通信、音频处理、数字信号处理等领域。
分频器的设计
学号:课程设计题目分频信号发生器的分析与设计学院自动化学院专业电气工程及自动化班级姓名指导教师月日课程设计任务书学生:专业班级:题目:分频信号发生器的分析与设计要求完成的主要任务:〔包括课程设计工作量及其技术要求，以及说明书撰写等具体要求〕1. 设:有一输入方波信号f0〔<1MHz〕。
要求输出信号:f1=f0/N，N通过键盘输入。
2. 画出简要的硬件原理图，编写程序。
3. 撰写课程设计说明书。
容包括:摘要、目录、正文、参考文献、附录〔程序清单〕。
正文局部包括:设计任务及要求、方案比较及论证、软件设计说明〔软件思想，流程，源程序设计及说明等〕、程序调试说明和结果分析、课程设计收获及心得体会。
时间安排:12月26日----- 12月28 日查阅资料及方案设计12月29日----- 01 月0 2日编程01月03日-----0 1月07 日调试程序01月08日----- 01月09日撰写课程设计报告. -指导教师签名: 年月日系主任〔或责任教师〕签名: 年月日目录1设计任务及要求11.1设计任务11.2设计要求12.分频信号发生器原理22.1系统原理框图的设计22.2分频器原理说明33.系统方案设计与论证33.1方案一:基于51单片机的分频器设计33.1.1 51单片机最小系统设计33.2方案二:基于8086CPU的分频器的设计63.2.1 8086CPU简介63.2.2 8255并行I/O 芯片83.2.3 8253计数器83.3方案比较与选择104．软件设计114.1 软件流程图114.2源程序11总结体会16参考文献17附录17摘要利用89C51的计数功能,按输出要求,通过计数功能实现分频的功能。
采用这种方法，简单实用。
原理相对简单，可操作性强。
其中还简单的介绍了如何利用8253实现分频的功能。
通过比照介绍，突出利用89C51实现分频器的优越性。
最优设计方案为外部信号源将信号送给51单片机计数输入引脚T0(P3.4)，通过设置部的16进制计数器的计数初值来到达计数分频的效果，当计数器计满后产生中断，通过I/O产生上下电平来模拟产生方波信号，到达了预期分频的效果。
一文详解分频器的计算和调整方法
一文详解分频器的计算和调整方法您是否知道音箱之所以有这么出色的低音高音的音质效果完全得力于一个音箱设备中的音响分频器，如果没有这个小小的音箱分频器，音箱根本就不可能有出色的音质效果。
本文主要带领大家来了解一下分频器的计算和调整，首先来了解一下分频器原理及是分频点，其次详细了解分频器计算的顺序以及调整方法。
分频器简介分频器是指将不同频段的声音信号区分开来，分别给于放大，然后送到相应频段的扬声器中再进行重放。
在高质量声音重放时，需要进行电子分频处理。
分频器是音箱内的一种电路装置，用以将输入的模拟音频信号分离成高音、中音、低音等不同部分，然后分别送入相应的高、中、低音喇叭单元中重放。
之所以这样做，是因为任何单一的喇叭都不可能完美的将声音的各个频段完整的重放出来。
分频器是音箱中的“大脑”，对音质的好坏至关重要。
功放输出的音乐讯号必须经过分频器中的过滤波元件处理，让各单元特定频率的讯号通过。
要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍、明朗、舒适、宽广、自然的音质效果。
在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频器是音箱中的“大脑”，分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。
尤其在中、高频部分，分频电路所起到的作用就更为明显。
分频器原理从电路结构来看，分频器本质上是由电容器和电感线圈构成的LC 滤波网络，高音通道是高通滤波器，它只让高频信号通过而阻止低频信号；低音通道正好相反，它只让低音通过而阻止高频信号；中音通道则是一个带通滤波器，除了一低一高两个分频点之间的频率可以通过，高频成份和低频成份都将被阻止。
在实际的分频器中，有时为了平衡高、低音单元之间的灵敏度差异，还要加入衰减电阻；另外，有些分频器中还加入了由电阻、电容构成的阻抗补偿网络，其目的是使音箱的阻抗曲线心理平坦一些，以便于功放驱动。
分频器设计
分频器设计分频器是一种电子电路，能够将输入信号分解成不同频率的输出信号。
在电子系统中，分频器扮演着重要的角色，被广泛应用于通信、信号处理、计算机等领域。
分频器的设计需要考虑许多因素，包括分频比、频率范围、输出信号质量等。
下面将以一个简单的二分频器为例，介绍分频器的设计过程。
首先，我们需要根据要求确定分频比。
假设我们需要设计一个二分频器，即将输入信号的频率减小一半，可得到输出信号的频率。
其次，我们需要选择适当的电子元件组成电路。
在这个例子中，我们可以使用D触发器和与门组成二分频器。
D触发器是一种特殊的触发器，具有两个输入端(D和时钟信号CLK)和两个输出端(Q和Q’)。
根据D触发器的特性，当CLK信号上升沿到来时，Q端的信号会根据D端的信号进行更新。
具体地说，我们将输入信号接入D触发器的CLK端，将输出信号接入D触发器的D端。
当输入信号的频率较高时，D触发器在每个时钟周期都会根据输入信号更新一次输出信号，从而使输出信号的频率减小一半。
同时，我们还需要使用与门将原始输入信号与输出信号进行“与”运算。
与门是一种逻辑门，只有当所有输入信号都为高电平时，输出信号才为高电平。
在二分频器的设计中，输出信号只有当原始输入信号和分频后的输入信号都为高电平时，才为高电平。
通过与门可以实现这一功能。
最后，我们需要考虑电路的摆放和电源的供应。
将D触发器和与门适当摆放，以确保信号传输和电路工作的稳定性。
同时，供应适当的电源电压和电流，以满足电路工作的要求。
总结起来，分频器是一种实现信号分解的电子电路。
通过选择适当的元件组成电路，并考虑电路布局和电源供应等因素，可以设计出满足不同需求的分频器。
分频器的设计需要充分理解电子元件的特性和工作原理，并根据要求进行合理设计和优化，以实现预期的信号分解效果。
分频器的设计讲解学习
分频器的设计首先讲一下单元：一般情况下，我们对单元按频率会划分为超高音，高音，中高音，中音，重低音，低音，超低音超高音：負責22kHz以上的頻率高音：負責5000Hz~22kHz頻率.中音：負責1500~5000Hz頻率低音：負責1500Hz以下頻率超低音(增加)負責200Hz以下頻率也有网友提出其他的划分标准以A音（C调的“哆来咪法嗦啦西”的“啦”音，频率为440赫兹）为基准音，以倍频的形式向下三个八度向上五个八度，把全音域分为八个八度，一个个八度就是音响上常说的一个倍频程（1oct)。
具体的划分是这样的：55－110赫兹，110－220赫兹，220－440赫兹，440－880赫兹，880－1760赫兹，1760－3520赫兹，3520－7040赫兹，7040－14080赫兹，共八段（八个八度）。
这样就很清晰的看出频段的划分了。
110赫兹以下－超低频；110－220赫兹－低频；220－440赫兹－中低频；440－880赫兹－低中频；880－1760赫兹－中频；1760－3520赫兹－中高频；3520－7040赫兹－高频；7040赫兹以上－超高频。
还有两种频段划分方法以“E”音划分-20 次低频20-40 极低频40-80 低频下段80-160 低频上段160-320 中频下段320-640 中频中段640-1280 中频上段1280-2560 高频下段2560-5120 高频中段5120-10240 高频上段10240- 极高频以“C”划分-63 极低频63-125 低频下段125-250 低频上段250-500 中频下段500-1K 中频中段1K-2K 中频上段2K-4K 高频下段4K-8K 高频上段8K- 极高频分频器的主要元件：电阻，电感，电容电阻在分频器中的作用：调整灵敏度电感：其特性是阻挡较高频率，只让较低的频率通过电容：其特性与电感刚好相反，也就是阻挡频率通过电容器：当电容器两端加载电压的时候，两端就会感应并存储电荷，所以电容器是一个临时的储存电能的器件，当电容器两端电压变化很快的时候【即高频】，由于电压变化太快导致两端感应电荷也同步地变化，也就等效于有电流流过电容器，而当频率很低的时候，电容器两端电压变化很慢，近似没有电流流过。
分频器设计报告
数控分频器设计报告一、设计目的学习数控分频器的设计、分析和测试方法。
以quartusⅡ为开发平台，用VHDL语言和原理图结合的方法设计占空比为50%的5分频电路、6分频电路和5.5分频电路，通过功能选择键选择需要的分频比。
二、功能描述CLK输入为待分频的信号。
当S1S0输入为时，该数控分频器输出分频比为；当S1S0输入为时，该数控分频器输出分频比为；当S1S0输入为时，该数控分频器输出分频比为；三、设计原理数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。
用VHDL语言设计占空比为50%的任意奇数次、偶数次分频电路，用原理图输入法设计5.5分频电路，通过3选一数据选择器选择需要的分频电路，从而达到实验目的。
四、设计流程（1）占空比为50%的5分频电路1、新建文件夹d:\fenpin52、打开quartusⅡ创建工程fenpin53、新建vhdl文本，输入设计程序（见附1），保存为fenpin5.vhd4、启动编译，建立仿真波形图（见附2）5、将该5分频电路封装设置成可调用的元件。
附图1：附图2：（2）占空比为50%的6分频电路1、新建文件夹d:\fenpin62、打开quartusⅡ创建工程enpin63、新建vhdl文本，输入设计程序（见附3），保存为fenpin6.vhd4、启动编译，建立仿真波形图（见附4）5、将该6分频电路封装设置成可调用的元件。
附图3：附图4：（3）5.5分频电路1、用VHDL输入法设计模为6的计数器M6并设置为可调用元件(VHDL文件见附5)。
2、设计D触发器DFF，实现其clk上升沿到来时Q输出取反（附6）。
3、新建文件夹d:\fenpin3，将计数器M6和触发器DFF的vhd文件和bsf文件复制到fenpin3文件夹下，打开quartusⅡ创建工程fenpin34、设计5,5分频电路的顶层文件（附7），保存为fenpin3.bdf5、启动编译，建立仿真波形图（见附8）6、将该5.5分频电路封装设置成可调用的元件。
分频电路的设计
精心整理分频电路的设计在数字电路的设计中，我们会经常遇到分频电路，而且分频电路输出信号频率的稳定性、精确度与整个电路的稳定性有着很大的关系。
本文就一些常用分频电路作一总结。
一、n 2分频众所周知，2分频是最简单的分频，通常用D 触发器用作反相器即可以实现2分频，要想实现n 2分频，最简单的方法就是将2分频电路级联，n 级联在一起就构成了n 2分频。
所示：图2CLK 是在分频的 以中，利用的加法从图6可以看出，out 与输入时钟CLK 之间的延时是2co t =6ns 。
三、MN 2分频 在一些特殊的数字电路中，可能会用到M N 2分频，由于分频是小数，我们不可能对输入信号精确地分频，只能保证输出信号的平均频率与理想的分频频率相等。
我们这里以26/3分频为例来介绍这种分频方法。
分析：26/3分频的实质就是在26个CLK 周期内产生3个周期的输出信号。
我们还是采用采用两级分频方法，目的是为了保证占空比为50％，第一级分频倍数为13/3，即13个CLK 周期内产生3个周期的输出信号。
这样我们构造一个模13的4bit 加法计数器，利用门电路输出三个周期信号，精心整理计数器从0计到3时A 输出1，计到7时B 输出1，计到12时C 输出1，将A 、B 、C 三路信号相或就得到我们想要的波形，电路如图7所示，波形如图8所示。
图7图8从波形上可以看出，输出out 的平均频率为精确的频率值，但具体到每个周期，它的同期与精确值之间有个小的偏差，它的误差在一个输入时钟周期内。
四、Mn2分频 在数字电路中，有时会遇到同一个电路能产生不同频率的波形，如谐波发生器、FSK 的调制等。
此时输出频率和输入的频率之间的关系是：里的MOD M=2M=5。
VHDL语言各种分频器的设计解析
if(clkin”event and clkin=”1”) then
if(cnt<n-1) then
cnt <= cnt+1;
else
cnt <= 0;e Nhomakorabead if;
end if;
end process;
process(cnt) --依据计数值，把握输出时钟脉冲的高、低电平
begin
if(cnt<n/2) then
port(
clkin: IN std_logic;
clkout: OUT std_logic
);
End fdiv;
Architecture a of fdiv is
signal cnt: integer range 0 to n-1;
Begin process(clkin) --计数
begin
port(
clkin: IN std_logic;
clkout: OUT std_logic
);
End fdiv;
Architecture a of fdiv is
signal cnt: std_logic_vector(N-1 downto 0);
Begin
process(clkin)
ELSE
count <= count-1;
--模N计数器减法计数
clkout <= ”0”;
END IF;
END IF;
END PROCESS;
PROCESS(clkout)
BEGIN
IF(clkout”event AND clkout=”1”) THEN
div2 <= NOT div2; --输出时钟二分频
分频器的简易计算与制作
分频器的简易计算与制作一、分频器的计算1.1阶分频器及其计算通常采用1阶（6dB/Out）3dB降落点交叉型、其特点是高、低通和带通滤波器采用同值的L和CL=R/2πf c=159R/f c (mH)C=1/2πf c R=159000/f c R(µF)2. 2阶分频器及其计算（1）3dB降落点交叉型f c=225R/f c(mH)f c R=113000/f c/R(µF)（2）6dB降落点交叉型只需将高、低通滤波器的f c向上和向下移到1.3f c和0.76f c位置L=22FR/f c0.76=296R/f c(mH)C=113000/0.76f c R=148000/Rf c(µF)3．阻抗补偿电路的计算（C为无极性电容）（1）以音圈电感为主要依据R=R o(喇叭阻抗)C=L bm/R e2(µF)( L bm为音圈电感量、R e为音圈直流电阻)（2）以某个频侓点的阻抗为主要设计依据R=R o(喇叭阻抗)C=159000Z/FR2 (µF)F为最佳的阻抗补偿点频率，一般选在单元曲线上升幅度达6dB处。
即比额定阻抗大一倍处。
Z为f处的阻抗（即Z=2R o）二、常用分频器的相位特性1. 1阶−3dB降落点交叉型高通部分相位旋转至+45，低通部分旋转至−45、两者有90的相位差，高低单元在分频点附近的辐射声有部分被抵消，一般取−3dB落点处交叉。
2.2阶−6dB降落点交叉型高低单元应反向连接，一般取−6dB落点处交叉。
3.非对称−4.5dB落点交叉型（1阶低+2阶高）高通部分旋转至90、低通部分旋转至−45，若同向相接则相位差为135、反向则为−45，正好可校正到低单元平面排列时产生的+45相位差。
三.电感线圈制作数据220四、分频器的设计实例1. 电路选择及参数的选取（1）选非对称−4.5dB落点交叉型（1接低通+2阶高通）（2）f c取3200HZ2.计算方法：L1=159R/0.9f c=159×8/0.9×3200=0.44mH(140T)L2=225R/1.1f c=225×8/1.1×3200=0.51/mH(150T)C2=113000/1.1f c R=113000/1.1×3200×8=4.01µ3.阻抗补偿网络的计算R=R低=8Ω实测低音单元至2400HZ时，Z=2R低=16ΩC=159000×16/2400×64=16.6µ。
实验七 分频器电路设计
实验七、分频器电路设计一、实验目的1、学习任意分频器的设计方法；2、学习数控分频器的设计、分析和测试方法。
二、实验要求1、基本要求1、设计一个偶分频器2、设计一个2n分频器3、设计一个奇分频器4、设计一个半整数分频器5、设计一个数控分频器2、扩展要求1、设计一个任意N分频计数器。
N为奇数或偶数2、设计一个硬件电子琴电路三、实验原理1、偶数分频对时钟进行偶数分频，使占空比为50%。
只要使用一个计数器，在计数器的前一半时间使输出为高电平，在计数器的后一半时间使输出为低电平，即可得到偶分频时钟。
2、奇数分频对时钟进行奇数分频，使占空比为50%。
先对输入时钟的上升沿进行计数，让一个内部信号在前一半时间（分频系数除2取整）为高电平，后一半时间为低电平；再对输入时钟的下降沿进行计数，让另一个内部信号在前一半时间为高电平，后一半时间为低电平；然后将这内部两个信号相或后即得到奇数分频时钟。
3、2n分频器用一个M(2M>=f0)位的二进制计数器对输入时钟进行计数。
其第0位为输入时钟的二分频，第1位为输入时钟的四分频，第2位为输入时钟的8分频，依此类推，第n-1位为输入时钟的2n分频。
4、半整数分频器分频系数为N=0.5的整数倍的分频器电路可由一个异或门、一个模N的计数器和一个2分频构成。
通用半整数分频器电路组成如图7-1所示。
图7-1 通用半整数分频器电路框图与原理图5、数控分频器数控分频器的功能就是在输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比。
数控分频器一般是用计数值可并行预置的加法计数器完成的，方法是将计数溢出位与预置数加载输入信号相接即可。
四、实验步骤建立一个工程项目，路径如：D:\20050837\seventh ，项目名和顶层实体名为freq_div 。
1、设计一个分频系数可预置的偶分频器（如8分频器），并进行编译仿真。
2、设计一个2n 分频器（如输入频率为1024HZ ，输出频率为256HZ ，64Hz ，4Hz 等），并进行编译仿真。
分频器的设计
N=40;%fir滤波器阶数 %哈明窗低通滤波 bl=fir1(N,wc,hamming(N+1)); al=1; M=256; [hl,w]=freqz(bl,al,M);%低通哈明窗频率响应 magHamL=20*log10(abs(hl)); f=w*fs/(2*pi); semilogx(f,magHamL,'-.b'); set(gca,'YLim',[-40 10]); set(gca,'XLim',[100 20000]); hold on %哈明窗高通滤波 bh=fir1(N,wc,'high',hamming(N+1)); % ah=1; [h2,w]=freqz(bh,1,M);% magHamH=20*log10(abs(h2)); % semilogx(f,magHamH,'-.b'); %低通与高通并联 B=conv(bl,al)+conv(bh,ah); A=conv(al,ah); [magHam,w]=freqz(B,1,M); magH=20*log10(abs(magHam)); semilogx(f,magH,'-.r'); %将系统转换成二阶节系统形式，调用函数tf2sos（b，a） hF=tf2sos(B,A);
%将系统转换成二阶节系统形式，调用函数tf2sos（b，a） hB=tf2sos(B,A); %对设计好的ButterWorth滤波器分析其零极点，幅频特性调用m文件’sysljd’，其代码B=input('B(n)='); A=input('A(n)='); subplot(2,2,1);zplane(B,A); [H,w]=freqz(B,A); subplot(2,2,2);plot(w/pi,abs(H)); xlabel('\omega/\pi');ylabel('|H(e^j^\omega)|'); set(gca,'YLim',[-0.5 1.5]); set(gca,'XLim',[0 1]); subplot(2,2,4);plot(w/pi,angle(H)); xlabel('\omega/\pi');ylabel('\phi(\omega)') %ButterWorth低通零极点、幅频分析 >> sysljd B(n)=BL A(n)=AL %ButterWorth高通零极点、幅频分析 >> sysljd B(n)=BH A(n)=AH %ButterWorth并联后分析
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一、实验目的
掌握74190/74191计数器的功能，设计可编程计数器和N分频器，设计(N-1/2)计数器、分频器。
二、实验原理
分频是对输入信号频率分频。
1、CD4017逻辑功能
2、74190/74191逻辑功能
3、集成计数器级联
当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。
方法分为异步级联和同步级联。
4、集成计数器的编程
在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。
可采用复位编程和置数编程两种。
5、多片74190/74191计数器级联
可根据具体计数需求和增减需求，选用74190或74191，选择不同功能、同步或异步设计等。
6、74190/74191计数器编程
由于没有复位端，因此只能使用置数编程，置数端置为0即可异步置数。
可根据需求设计N进制加法或减法计数器。
N与译码逻辑功能如下。
7、74191组成(N-1/2)分频器
电路如下图：
计数器的两个循环中，一个循环在Cp的上升沿翻转；另一个是在Cp的下降沿翻转，使计数器的进制减少1/2，达到(N-1/2)分频。
三、实验仪器
1、直流稳压电源 1台
2、信号发生器 1台
3、数字万用表 1台
4、实验箱 1台
5、示波器 1台
四、仿真过程
1、按照CD4017和74191功能表验证其功能。
2、74191组成可编程计数器
(1)构成8421BCD十进制加法计数器，通过实验验证正确性，列出时序表。
设计图如下
仿真波形如下
(2)构成8421BCD十进制减法计数器，通过实验验证正确性，列出时序表。
设计图如下：
仿真波形如下
3、74190级联及编程
(1)构成100进制8421BCD减法计数器，通过实验验证正确性，列出时序表。
设计图如下
(U8为高位，U10为低位)
仿真波形如下
(2)构成24进制8421BCD减法计数器，通过实验验证正确性，列出时序表。
设计图如下
仿真波形如下
4、(N-1/2)分频器
(1)构成5进制8421BCD减法计数器，通过实验验证正确性，列出时序表。
设计图如下
仿真波形如下
(2)在上述5进制减法计数器，设计4又1/2分频器，f=100kHz作Cp，用双踪示波器观察记录Cp、Q0-Q3、Q T和LD’的波形。
设计图如下：
五、实验结果
1、CD4017组成的7路7节拍的顺序脉冲触发器时序表
1000000
2、74191组成可编程计数器
(1)十进制加法计数器的时序表
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
（2）十进制减法计数器的时序表
1001
1000
0111
0110
0101
0100
0011
0010
0001
0000
3、（N-）分频
（1）5进制减法计数器时序表
0100
0011
0010
0001
0000
（2）4-分频器的、、、、、、、的工作波形
六、注意事项
1、在面包板上插入芯片时，注意芯片的型号与方向，不要把管脚折掉
2、实验现象出现错误，可以用数字万用表的电压功能档进行检查
3、74191的LD’是异步置数
4、用74191做减法计数器时，可以用到功能端
七、实验心得与体会
这次实验课，在用74191做十进制加法计数器时，由于我没有将输入端管脚接地，导致开始时数码管显示出错。
一直检查连线也没发现错误，最后才知道要将输入端管脚接地，这个过程浪费了很多时间。
另外一个比较棘手的问题是在用示波器观察波形时，波形一直无法稳定下来，在调节示波器上也花了很长的时间。
虽然这次实验遇到的问题比较少，但我意识到了细节的重要性。
在实验过程中，如果出现一点小错误，有时就需要花费很大的精力去纠正这个错误。
还有就是实验过程中遇到问题不能紧张和急躁，要保持冷静，慢慢地找出问题并解决问题。