集成电路中的晶体管及其寄生效应
《半导体集成电路》考试题目及参考答案

第一部分考试试题第0章绪论1.什么叫半导体集成电路?2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写?3.按照器件类型分,半导体集成电路分为哪几类?4.按电路功能或信号类型分,半导体集成电路分为哪几类?5.什么是特征尺寸?它对集成电路工艺有何影响?6.名词解释:集成度、wafer size、die size、摩尔定律?第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用?2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤?4.简述硅栅p阱CMOS的光刻步骤?5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足?6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点?并请提出改进方法。
7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图,并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略?。
2.什么是集成双极晶体管的无源寄生效应?3. 什么是MOS晶体管的有源寄生效应?4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5. 消除“Latch-up”效应的方法?6.如何解决MOS器件的场区寄生MOSFET效应?7. 如何解决MOS器件中的寄生双极晶体管效应?第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些?2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门(稳态时)各管的工作状态?3. 在四管标准与非门中,那个管子会对瞬态特性影响最大,并分析原因以及带来那些困难。
双极寄生
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1.1.6 肖特基晶体管中的寄生pnp管
最近发现的另一寄生pnp管是在肖特基箝位 晶体管中的寄生横向pnp管。如图1.1.6a显 示了典型肖特基箝位npn管的剖面。
22
肖特基晶体管中的寄生pnp管
肖特基二极管是这样形成的。通过延伸基区接触 窗口到外延上,并且在轻掺杂的外延区域接触处 引入铂硅化物。在一定的面积和电流密度下,肖 特基二极管比基区-外延二极管有更低的正向导通 压降,所以,当npn偏置到趋向于饱和时,肖特 基管开始导通,并且阻止了npn管基极电流的进 一步增加。同时,常规理论指出,电子注入到外 延,肖特基管将会导通,因此,在外延没有少子 (空穴)贮存。
18
合并的npn管
有种办法可以允许同一外延岛内的两个npn 管,为了这种逻辑应用而合并,那就是在 两个npn的基区之间放置一块p型区域。给 这个p型区域适当的偏置,使其收集任何一 个npn管基区发射的空穴,阻止寄生电流流 到另一个基区,偏置在这个额外的p型区域 的电位是衬底电位,这是IC中的最低电位, 这个结果显示在图1.1.4b的中。
17
合并的npn管
这是个普通的或非门电路。Q1和Q2管的集电极 短接在一起,很明显,通过用一个公共的外延区 做两个晶体管的集电极可以节约硅面积。当加信 号A或B是高电位(电位足够高,打开Q1或Q2并 且饱和),输出C是低电位。如果信号A为高,B 由高阻抗源驱动为低(被一个大电阻拉低),在 这种条件下,Q1将饱和,Q1的基区将注入空穴 到外延,Q2的基区作为集电区收集这些空穴,引 起B信号相对于其他逻辑门出高,正向电流将流 进Q3和其他任何连到B的npn管的基区。
30
横向pnp管中的寄生pnp管
图1.1.7d
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横向pnp管中的寄生pnp管
集成电路试题库
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半导体集成电路典型试题绪论1、什么叫半导体集成电路?【答案:】通过一系列的加工工艺,将晶体管,二极管等有源器件和电阻,电容等无源元件,按一定电路互连。
集成在一块半导体基片上。
封装在一个外壳内,执行特定的电路或系统功能。
2、按照半导体集成电路的集成度来分,分为哪些类型,请同时写岀它们对应的英文缩写【答案:】小规模集成电路(SSI),中规模集成电路(MSI ),大规模集成电路(VSI),超大规模集成电路(VLSI ),特大规模集成电路(ULSI ),巨大规模集成电路(GSI)3、按照器件类型分,半导体集成电路分为哪几类?【答案:】双极型(BJT)集成电路,单极型(MOS)集成电路,Bi-CMOS型集成电路。
4、按电路功能或信号类型分,半导体集成电路分为哪几类?【答案:】数字集成电路,模拟集成电路,数模混合集成电路。
5、什么是特征尺寸?它对集成电路工艺有何影响?【答案:】集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。
是衡量集成电路加工和设计水平的重要标志。
它的减小使得芯片集成度的直接提高。
6、名词解释:集成度、wafer size、die size、摩尔定律?【答案:】集成蔭--牛芯片上容帥的晶体莒的数目*辭畑:指包含我千上百于芯片的大圆硅片的玄径丄竝S1S4 :指段有封装的单个集成唱路“摩尔定律:集成电路的芯片的集咸度三年毎三年提四倍而加工尺寸缩屮远除分析下面的电路,指出它完成的逻辑功能,说明它和一般动态组合逻辑电路的不同,分析它的工作原7、理。
【答案:1T 二 CLJj 吗 MjkA —ir —该电路可以完成 NAND 逻辑。
与一般动态组合逻辑电路相比,它增加了一个MOS 管M kp ,它可以解决一般动态组合逻辑电路存在的电荷分配的问题。
对于一般的动态组合逻辑电路,在评估阶段, A= “ H B= “ L ”荷被OUT 处和A 处的电荷分配,整体的阈值下降,可能导致OUT 的输出错误。
半导体集成电路课后答案
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半导体集成电路课后答案《现代半导体集成电路》全面介绍了现代半导体集成电路的根底知识、分析与设计方法。
以下是由关于半导体集成电路的课后答案,希望大家喜欢!一,集成电路的根本制造工艺二,集成电路中的晶体管及其寄生效应三,集成电路中的无源元件四,晶体管-晶体管逻辑电路五,发射极耦合逻辑电路六,集成注入逻辑电路七,MOS反相器八,MOS根本逻辑单元九,MOS逻辑功能部件十,存储器十一,接口电路十二,模拟集成电路中的根本单元电路十三,集成运算放大器十四,MOS开关电容电路十五,集成稳压器十六,D/A,A/D变换器十七,集成电路设计概述十八,集成电路的正向设计十九,集成电路的芯片解剖二十,集成电路设计方法二十一,集成电路的可靠性和可测性设计简介二十二,集成电路的计算机辅助设计简介1 电路的关态-指电路的输出管处于截止工作状态时的电路状态,此时在输出端可得到 VO=VOH,电路输出高电平。
2 电路的开态-指电路的输出管处于饱和工作状态时的电路状态,此时在输出端可得到 VO=VOL,电路输出低电平。
3 电路的电压传输特性-指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示,与晶体管电压传输特性相似)。
4 输出高电平VOH-与非门电路输入端中至少一个接低电平时的输出电平。
5 输出低电平VOL-与非门电路输入端全部接高电平时的输出电平。
6 开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)。
7 关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。
8 逻辑摆幅VL-输出电平的最大变化区间,VL=VOH-VOL。
9 过渡区宽度VW-输出不确定区域(非静态区域)宽度,VW=VIHmin-VILmax。
10 低电平噪声容限VNML-输入低电平时,所容许的最大噪声电压。
其表达式为 VNML=VILmax-VILmin=VILmax- VOL(实用电路)。
11高电平噪声容限VNMH-输入高电平时,所容许的最大噪声电压。
集成电路科学与工程导论 第三章 集成电路晶体管器件
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发展趋势-摩尔定律
「按比例缩小定律」(英文:Scaling down)“比例缩小”是指,在电场 强度和电流密度保持不变的前提下,如果MOS-FET的面积和电压缩小到 1/2,那么晶体管的延迟时间将缩短为原来的1/2,功耗降低为原来的1/2。 晶体管的面积一般为栅长(L)乘以栅宽(W),即尺寸缩小为原来的0.7倍:
仅变得越来越小,在器件结构和材料体系上也经过了多次重大变革
集成电路器件发展趋势
国际半导体技术蓝图(International Technology Roadmap for Semiconductors,ITRS)
目录
一.晶体管器件概述 二.金属-氧化物-半导体场效应晶
体管技术 三.绝缘体上晶体管技术 四.三维晶体管技术 五.其他类型晶体管器件
环栅场效应晶体管
「环栅场效应晶体管」(英文:GAAFET) 技术的特点是实现了栅极对沟道的四面包 裹,源极和漏极不再和基底接触,而是利 用线状或者片状(平板状)的多个源极和 漏极垂直于栅极横向放置,实现MOSFET 的基本结构和功能
栅极G
栅极G
硅
硅 (a)
纳米线
硅 (b)
纳米片
平面型 垂直型
互补场效应管
栅极G
n+
e-
n+
p-衬底 (a)
栅极G
n+
e-
n+
氧化物埋层(BOX)
p-衬底 (b)
优势:氧化物埋层降低了源极和漏极之间的寄生电容,大幅降低了会影响器件 性能的漏电流;具有背面偏置能力和极好的晶体管匹配特性,没有闩锁效应, 对外部辐射不敏感,还具有非常高的晶体管本征工作速度等;
挑战:存在一定的负面浮体效应;二氧化硅的热传导率远远低于硅的热传导率 使它成为一个天然“热障” ,引起自加热效应;成本高昂。
最新半导体集成电路部分习题答案(朱正涌)
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半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答:集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式,计算TTL “与非”门输出管的CS r ,其图形如图题2.2所示。
提示:先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式: ba ab WL Tr c -•=/ln 1ρ , 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意:在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管,试问当横向PNP 器件在4种可能的偏置情况下,哪一种偏置会使得寄生晶体管的影响最大? 答:当横向PNP 管处于饱和状态时,会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA 的电流负载下,OL V ≤0.4V ,请在坐标纸上放大500倍画出其版图。
给出设计条件如下:答: 解题思路⑴由0I 、α求有效发射区周长Eeff L ; ⑵由设计条件画图①先画发射区引线孔;②由孔四边各距A D 画出发射区扩散孔; ③由A D 先画出基区扩散孔的三边; ④由B E D -画出基区引线孔; ⑤由A D 画出基区扩散孔的另一边; ⑥由A D 先画出外延岛的三边; ⑦由C B D -画出集电极接触孔; ⑧由A D 画出外延岛的另一边; ⑨由I d 画出隔离槽的四周;⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件,若不满足,则要对所作的图进行修正,直至满足V V OL 4.0≤的条件。
第二章 集成电路中的元器件及其寄生效应
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Cj = Cc+ Ce
C p= C s
有寄生PNP管
P+
B E N P
+
C N
+
N–-epi P-Sub
P+
4. C开路,Ic=0击穿电压低于BC短接
VF=VBEF
BV=BVBE
Cj = Ce
Cp= Cc*Cs /(Cc+ Cs)
有寄生PNP管 P+ E B N P
+
齐纳二极管的特性要求
①动态电阻小 ②击穿电压稳定 ③噪声小
一般用BE结,缺点: 在表面处两侧浓度都 最高,且易受表面影 响 E B N P
+
VBO
I V
C N
+
P+
N–-epi P-Sub
P+
§2-6 肖特基二极管及肖特基晶体管
思考题
1.肖特基二极管的特点是什么? 2.肖特基晶体管的结构和工作原 理是什么? 3.设计肖特基二极管和肖特基晶 体管时应注意什么?
I2 = -F 1 -C B 1 SR
IES (eVBE/VT-1) B I VBC/VT-1) ICS (e B ISS (eVSC/VT-1)
VB
C
N P
C
IC IS
VSC
I
3
结电压 结电流 端电流
I A= 1 V I2 V
BE=0 SC=0
S
BE=0 BC=0
= -R = -F
I C= 2 V I3 V
从上面的分析可以看出,半导体的导电能力随外加电场强度的变化而变化, MOS管正是利用这种半导体的表面场效应原理而进行工作的。
寄生效应

1.0 双极寄生在集成电路中,用反偏pn结隔离双极器件,存在一些潜在的寄生效应,同时,在一单外延区域集成一个以上器件也产生了更可能的寄生效应。
此寄生效应大多数是以不希望的pnp或npn晶体管出现。
所以,这个章节将不着重分析双极晶体管中寄生电容与寄生电阻的混合模式,但会着重关注由寄生pnp或npn管产生的电路工作中的变化。
因为结隔离的IC中,所有器件公用一个电衬底,电路同一性直接依赖于版图。
由于这些原因,设计工程师将会仔细观察IC的版图,约占设计工作的50%,可能的寄生以及它们对电路工作的影响将会用容易理解的电子/空穴注入理论完全的评价,连同IC的真正环境以及电路如何在那样的环境中工作一起完整的评价。
1.1 寄生pnp1.1.1 npn中的寄生pnp单块结隔离电路的npn管的剖面图如图1.1.1a所示,p隔离和p衬底区域通常相对于npn集电区n外延区域是反偏的。
不管怎样,这些隔离和衬底区域指出了在npn结构中可能的寄生pnp管,这个pnp是由npn的p型基区,连同npn的n型外延,以及p型隔离岛/衬底形成的。
npn的p型基区既可以是寄生pnp的发射极,也可以是集电极。
正常工作下,衬底相对于外延是偏置很负的,如果npn是正向导通,那么,寄生可以看作是一个对衬底的反偏二极管和衬底与外延电容并联。
npn的饱和将会允许寄生pnp管开始工作,当npn饱和,bc结正偏,这也会使两个可能的寄生pnp中的其中一个的be结正偏,如图1.1.1b。
npn的基区现在也是衬底pnp的发射极,npn的外延是pnp 的基极,衬底是pnp的集电极。
在这种工作模式下,npn基区向外延注入空穴,这个空穴电流的一部分将会在外延复合掉。
不管怎样,相当多的空穴将会被衬底/隔离收集。
这些空穴来源于npn的正向基极电流,这个结果在npn饱和区Ie<Ic+Ib。
这个能被看作是将基极电流的一部分直接分流到衬底。
如果npn被在基极的一个低阻源驱动进入饱和区,寄生pnp将会引导大量的空穴电流到衬底。
《半导体集成电路》考试题目及参考答案(DOC)
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《半导体集成电路》考试题目及参考答案(DOC)1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些?2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门(稳态时)各管的工作状态?3. 在四管标准与非门中,那个管子会对瞬态特性影响最大,并分析原因以及带来那些困难。
4. 两管与非门有哪些缺点,四管及五管与非门的结构相对于两管与非门在那些地方做了改善,并分析改善部分是如何工作的。
四管和五管与非门对静态和动态有那些方面的改进。
5. 相对于五管与非门六管与非门的结构在那些部分作了改善,分析改进部分是如何工作的。
6. 画出四管和六管单元与非门传输特性曲线。
并说明为什么有源泄放回路改善了传输特性的矩形性。
7. 四管与非门中,如果高电平过低,低电平过高,分析其原因,如与改善方法,请说出你的想法。
8. 为什么TTL与非门不能直接并联?9. OC门在结构上作了什么改进,它为什么不会出现TTL与非门并联的问题。
第5章MOS反相器1. 请给出NMOS晶体管的阈值电压公式,并解释各项的物理含义及其对阈值大小的影响(即各项在不同情况下是提高阈值还是降低阈值)。
2. 什么是器件的亚阈值特性,对器件有什么影响?3. MOS晶体管的短沟道效应是指什么,其对晶体管有什么影响?4. 请以PMOS晶体管为例解释什么是衬偏效应,并解释其对PMOS晶体管阈值电压和漏源电流的影响。
5. 什么是沟道长度调制效应,对器件有什么影响?6. 为什么MOS晶体管会存在饱和区和非饱和区之分(不考虑沟道调制效应)?7.请画出晶体管的D DS特性曲线,指出饱和区和I V非饱和区的工作条件及各自的电流方程(忽略沟道长度调制效应和短沟道效应)。
半导体集成电路部分习题答案(朱正涌)

(1)当 时,欲使 =0.3V,驱动管应取何尺寸?
答:
7.2有一E/D NMOS反相器,若 =2V, =-2V, =25, =5V。
(1)求此反相器的逻辑电平是多少?
答:
第8章MOS基本逻辑单元
复习思考题
8.2图题8.2为一E/D NMOS电路。
(1)试问此电路可实现何种逻辑运算?
第13章集成运算放大器
13.2对于图题13.2所示差分对,设 =100, =0.7V,试求其 和 。
答:
9.5
13.4图题13.4为一个级联射耦对放大器,设 时, , , 。求:
(1) , 及 ;
(2) 和 (若 , )。
答:(1)
(2)
13.5已知射耦对差分放大器电路如图题13.5所示,晶体管的 , ,试求当 =130mV时的 值。
所示。
提示:先求截锥体的高度
-
然后利用公式: ,
注意:在计算W、L时,应考虑横向扩散。
2.3伴随一个情况下,哪一种偏置会使得寄生晶体管的影响最大?
答:当横向PNP管处于饱和状态时,会使得寄生晶体管的影响最大。
2.8试设计一个单基极、单发射极和单集电极的输出晶体管,要求其在20mA的电流负载下
由 画出隔离槽的四周;
验证所画晶体管的 是否满足 的条件,若不满足,则要对所作
的图进行修正,直至满足 的条件。( 及己知
)
第3章集成电路中的无源元件
复习思考题
3.3设计一个4kΩ的基区扩散电阻及其版图。
试求:(1)可取的电阻最小线宽 =?你取多少?
答:12μm
(2)粗估一下电阻长度,根据隔离框面积该电阻至少要几个弯头?
第二章集成电路中的晶体管及其寄生效应

耗尽层势垒电容Cj
(1)利用劳伦斯-沃纳曲线(该曲线是在耗尽 层近似和恒定衬底浓度的条件下获得的, 只能用来计算反偏的pn结)
劳伦斯-沃纳曲线
10
5
10 5 2 10 14
13
10 5 2 2 10 5 5 10 5 2
15 14
10 13 5
2 5 5
pF/2
pF/2
5
10
图形是窄条型);尽可能使集电区包围发射区 2、在工艺上采用增大结深及采用埋层工艺的办法
(1.1)横向PNP管的直流电流放大倍数
横向PNP本身结构上的限制
1、横向平均基区宽度不可能做得太小
2、发射极的注入效率低 3、表面复合影响大
(1.2)横向PNP管的特征频率fT
横向PNP管的有效基区宽度大 埋层的抑制作用,使折回集电极的少子路径增加 空穴的扩散系数只有电子扩散系数的1/3左右
尽可能使集电区包围发射区2在工艺上采用增大结深及采用埋层工艺的办法11横向pnp管的直流电流放大倍数11横向pnp管的直流电流放大倍数?横向pnp本身结构上的限制1横向平均基区宽度不可能做得太小2发射极的注入效率低3表面复合影响大12横向pnp管的特征频率ft?横向pnp管的有效基区宽度大?埋层的抑制作用使折回集电极的少子路径增加?空穴的扩散系数只有电子扩散系数的13左右提高横向pnp管的特征频率ft措施?增加结深xjc是否与工艺兼容?减小发射区尺寸?提高工艺精度减小等效基区宽度?降低外延层掺杂浓度提高横向pnp管发射区掺杂浓度是否与工艺兼容13横向pnp管开始发生大注入时的临界电流icr由晶体管原理
消除自锁现象的措施
消除自锁现象的版图设计; 消除自锁现象的工艺考虑; 其他措施:
集成电路中的元器件及其寄生效应

2.1.1 集成NPN晶体管的结构 平 面 图 等 效 B(P) 电 路 PNP 图 S(P)
E(N+)
NPN
C(N) E
N + P N P
剖 面 P+ 图
P-Sub
E B N P
+
C
N+
N–-epi
P+
等 效 B 结 构 图
C S
4
2.1.2 集成NPN晶体管与分立NPN晶体管的差别 E(N+) (1)四层三结结构,构 B(P) NPN 成了一个寄生的PNP PNP 晶体管(有源寄生) C(N) (2)电极都从上表面引 S(P) 出,造成电极的串联 电阻和电容增大(无 源寄生) P+
we dce wc le
lc
R5 R4
hb
R
3
R1 R2
hc
9
2.1.4 集成NPN晶体管的无源寄生效应 (2)基极和发射极寄生电阻 基极串联电阻引起 发射极电流集边效应, 还影响高频增益和噪声 性能。主要由R2、R3决 定( R1可以忽略)。 发射极串联电阻很 小,一般可以忽略。
R3 R
2
R1
10
P-Sub
5
E B N P –
+
C
N+
N -epi
P+
2.1.3 集成NPN晶体管的有源寄生效应 (1)NPN晶体管正向有源时
放大区:发射结正偏,集电结反偏 B(P) NPN PNP S(P)
E(N+)
VBC<0 VSC<0 寄生PNP晶体管截止,
C(N) E(N+)
等效为寄生电容 E B N P
集成电路版图第6章:寄生参数

13
寄生电阻
为了降低寄生电阻,就需要确保使用最厚的金属层。 正如我们了解的,一般情况下,最厚的金属线具有最 低的方块电阻。如果遇到相同的金属层厚度,也可以 将这几条金属重叠形成并联结构,大大降低了电阻。 因此, 并联布线是降低大电流路径电阻的有效方法, 而且还能节省一定的面积。
14
寄生电感
当电路是在一个真正的高频的情况下工作时,导线也开始存在了 电感效应。 解决寄生电感的方法就是试着去模拟它,把它当成电 路中的一部分。 首先需要尽早的完成布局,好让电路设计者较早的看到导线究竟 能有多长,然后估计出可能引起的电感。版图设计过程中尤其注 意不要因为电感耦合而影响其它部分。
Cgs(fringing) Cgd(fringing)
overlap capacitance
intrinsic capacitance (a parallel plate capacitor)
16
器件的寄生参数
CMOS晶体管 -
栅电容:
Cgb is necessary to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids. Cgb = Cox * WL = Cpermicron * W Cpermicron = Cox*L = (εs/tox) *L
Metal Min. Width Cap/Unit Area (fF/um2) Cap 10um wire M1 0.8 M2 0.8 M3 2.4 M4 6.5
5
40
3
24
2.5
66
集成电路中的晶体管及寄生效应

25
六种集成二极管的特性比较
BC短接二极管,没有寄生PN P效应, 。
26
集成齐纳二极管和次表面齐纳管
IC中,齐纳二极管一般是反向工作BC短接二极管。 次表面齐纳二极管设 法把击穿由表面引入 体内。 扩散法: 在N+发射区 内加一道P+扩散. 离子注入: P型基区扩 散N+发射区扩散后,增 加一次硼离子注入.
30
2.7 MOS集成电路中的有源寄生效应
1 场区寄生M当互连铝线跨过场氧区B、C两个扩散区时,如 果互连铝线电位足够高,可能使场区表面反型,形成寄生 沟道,使本不应连通的有源区导通,造成工作电流泄漏, 使器件电路性能变差,乃至失效。
31
场区寄生MOSFET
图2.26
10
NPN管工作于截止区 VBC(npn)<0 VEB(pnp)<0 VBE(npn)<0,VCS (npn)>0 VBC(pnp)>0
寄生PNP管截止
NPN管工作于放大区
VBE(npn)>0
VBC(npn)<0 VEB(pnp)<0 VCS (npn)>0 VBC(pnp)>0
15
2.3 集成双极晶体管的无源寄生效应
CCS1 CBE
CCS2
CCS2
2-3
由图2-3可归纳出集成NPN管的无源寄生效应包括: 寄生电阻 res(1~3Ω),rcs (加埋层,磷穿透工艺),rb 寄生电容: CD 扩散电容, CJ 势垒电容(CBE,CBC, CCS), Cpad 焊盘电容。
集成电路中的无源寄生将影响集成电路的瞬态特性。
8
IE
IB
I1 I2 I3 I S’
集成电路分析与设计课程教学大纲
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集成电路分析与设计课程教学大纲一、课程说明(一)课程名称、所属专业、课程性质、学分;课程名称:集成电路分析与设计所属专业:微电子科学与工程课程性质:专业方向必修课学分:5(二)课程简介、目标与任务;《集成电路分析与设计》是微电子科学与工程专业一门重要的专业必修课。
本课程主要分为数字集成电路部分和模拟集成电路部分。
数字集成电路部分内容主要包括集成电路中的元器件的结构、制备、特性;集成电路的典型工艺;常用的数字双极集成电路和MOS集成电路的电路结构、工作原理;数字集成电路的设计方法和计算机辅助设计。
模拟集成电路部分内容主要包括模拟集成电路中的基本单元电路,集成运算放大器、集成稳压器的基本结构、基本特点、电路设计,数模转换器以及模数转换器的基本原理以及基本类型。
通过对本课程的学习,使学生能够掌握各种集成电路包括双极集成电路、MOS 集成电路和BiCMOS电路的典型电路结构及其制造工艺;熟练掌握构成数字集成电路以及模拟集成电路基本单元结构、工作机理、及其与数字、模拟系统的关系;掌握基本电路单元的设计能够识别和绘制版图,能够用相应软件进行模拟仿真;了解数字集成电路以及模拟集成电路的设计方法和基本过程。
为后继专业课的学习、将来在集成电路领域从事科研和技术工作奠定良好的理论基础。
(三)先修课程要求,与先修课与后续相关课程之间的逻辑关系和内容衔接;本课程的先修课程是半导体物理、半导体器件、固体电子学或固体电子器件、半导体工艺原理或集成电路工艺原理等,这几门课程为集成电路分析与设计在材料、器件和工艺等方面提供了必要的知识基础。
学生通过对本课程的学习,可以为后续的集成电路的计算机辅助设计等课程的学习以及微电子专业有关的技术工作和科学研究打下一定的基础。
(四)教材与主要参考书。
课程教材:《半导体集成电路》朱正涌著,清华大学出版社出版主要参考书目:《集成电路原理与设计》甘学温等著,北京大学出版社《数字集成电路—电路、系统与设计(第二版)》(美)拉贝艾(JanM Rabaey)等著,周润德等译,电子工业出版社(2010年)《数字集成电路——设计透视(第2版)》国外大学优秀教材——微电子类系列(影印版)[美]拉贝(Rabaey J.M.)钱德拉卡山(Chandrkasan,A.)尼科利奇(Nikolic,B.)著,清华大学出版社《模拟CMOS集成电路设计》[美] 毕查德〃拉扎维著,陈贵灿等译,西安交通大学出版社二、课程内容与安排第一章集成电路基本制造工艺(共3学时)第一节双极集成电路工艺(1学时)第二节MOS集成电路工艺(1学时)第三节 BiCMOS集成电路工艺(1学时)第二章集成电路中的晶体管及其寄生效应(共6学时)第一节理想本征集成双极晶体管的EM模型(3学时)第二节集成双极晶体管的有源寄生效应(2学时)第三节集成双极晶体管的无源寄生效应(1学时)第三章晶体管-晶体管逻辑(TTL)电路(共12学时)第一节一般TTL与非门(3学时)第二节TTL逻辑结构(3学时)第三节OC门(2学时)第四节三态逻辑门(1学时)第五节集成电路中的简化逻辑门(3学时)第四章发射极耦合逻辑(ECL)电路(共6学时)第一节 ECL门电路的工作原理(3学时)第二节 ECL门电路的逻辑扩展(3学时)第五章MOS反相器(共15学时)第一节基本NMOS反相器(6学时)第二节CMOS反相器(3学时)第三节静态反相器(3学时)第四节动态反相器(3学时)第六章MOS基本逻辑单元(共12学时)第一节NMOS逻辑结构(3学时)第二节CMOS逻辑结构(3学时)第三节传输门逻辑(3学时)第四节各种逻辑类型的比较(2学时)第五节触发器(1学时)第七章模拟集成电路中的基本单元电路(9学时)第一节单管、复合器件及双管放大级(3学时)第二节恒流源电路(3学时)第三节基准电压源电路(3学时)第八章集成运算放大器(9学时)第一节运算放大器的输入级(2学时)第二节运算放大器的输出级(2学时)第三节双极型集成运算放大器(2学时)第四节MOS集成运算放大器(3学时)第九章开关电容电路(6学时)第一节开关电容等效电路(2学时)第二节开关电容积分器(2学时)第三节开关电容放大器(2学时)第十章数模和模数转换器(12学时)第一节数模转换器的基本原理(3学时)第二节数模转换器的基本类型(3学时)第三节模数转换器的基本原理(3学时)第四节模数转换器的基本类型(3学时)(一)教学方法与学时分配课程组织:主要采用多媒体教学,PowerPoint讲稿;板书作为辅助;考试:平时30%,期末考试70%;学时分配:本课程共90学时,其中,数字集成电路部分占54学时,模拟集成电路部分占36学时;(二)内容及基本要求主要内容:●集成电路的基本制造工艺【重点掌握】:集成双极晶体管和集成MOS晶体管的结构和基本工艺;【掌握】:二极管、双极晶体管、MOS晶体管的单管制备过程;●晶体管-晶体管逻辑电路【重点掌握】:TTL门电路的特性,以及基于TTL电路的逻辑单元结构;【掌握】:掌握TTL电路基本单元的结构和工作原理;【了解】:STTL、LSTTL、ASTTL、ALSTTL电路;●MOS反相器【重点掌握】:CMOS反相器的原理、结构特点;【掌握】:其他结构反向器的原理及其特点,不同反相器之间的区别;【了解】:静态反相器和动态反相器的特点;●MOS逻辑单元及功能部件【重点掌握】:基于CMOS反相器的逻辑单元结构、基于不同结构反相器逻辑功能结构的设计;【掌握】:传输门逻辑的特点及其应用;【了解】:各种逻辑类型之间的区别,触发器的设计;●模拟集成电路中的基本单元电路【重点掌握】:模拟集成电路基本单元电路结构及其工作原理;【掌握】:基准电压源电路;●集成运算放大器【重点掌握】:集成运算放大器的特点及集成运算放大器的设计;【掌握】:不同类型的集成运放;【了解】:运算放大器的输入级及输出级电路;●数模和模数转换器【重点掌握】:数模转换器以及模数转换器的基本原理;【掌握】:数模转换器以及模数转换器的类型;制定人:李颖弢审定人:批准人:日期:。
mos管寄生参数

mos管寄生参数【最新版】目录1.MOS 管概述2.MOS 管的寄生参数3.寄生参数对 MOS 管性能的影响4.减小寄生参数的方法5.结论正文一、MOS 管概述MOS 管(金属 - 氧化物 - 半导体场效应晶体管)是一种广泛应用于集成电路中的半导体器件。
它由 n 型或 p 型半导体、金属导电层和氧化物绝缘层组成,具有高输入阻抗、低噪声和低功耗等特点。
在数字电路和模拟电路中,MOS 管都可发挥重要作用。
二、MOS 管的寄生参数在 MOS 管中,存在一些寄生参数,这些参数是由于制造工艺和器件结构不完美而产生的。
常见的寄生参数包括:寄生电容、寄生电阻和寄生二极管。
1.寄生电容:包括栅源电容、栅漏电容、源漏电容等,它们会影响 MOS 管的充放电速度和功耗。
2.寄生电阻:包括栅源电阻、栅漏电阻、源漏电阻等,它们会影响 MOS 管的电流放大系数和输入阻抗。
3.寄生二极管:包括 P-N 结寄生二极管、肖特基寄生二极管等,它们会影响 MOS 管的电压和电流特性。
三、寄生参数对 MOS 管性能的影响寄生参数对 MOS 管的性能影响主要表现在以下几个方面:1.影响 MOS 管的频率响应:寄生电容和寄生电阻会影响 MOS 管的充放电速度,从而降低其频率响应。
2.影响 MOS 管的功耗:寄生电阻和寄生电容会增加 MOS 管的功耗,降低其功耗性能。
3.影响 MOS 管的电压和电流特性:寄生二极管会导致 MOS 管的电压和电流特性非线性,从而影响其工作稳定性。
四、减小寄生参数的方法为了减小 MOS 管的寄生参数,可以采用以下几种方法:1.优化器件结构:采用优化的器件结构,如采用多晶硅栅极、低 K 介电材料等,可以降低寄生电容和寄生电阻。
2.改进制造工艺:采用先进的制造工艺,如采用选择性离子注入、金属有机化学气相沉积等技术,可以降低寄生参数。
3.设计优化:通过合理的电路设计,如采用差分对结构、电源去耦等方法,可以减小寄生参数对电路性能的影响。
半导体集成电路课程教学大纲
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《半导体集成电路》课程教学大纲(包括《集成电路制造基础》和《集成电路原理及设计》两门课程)集成电路制造基础课程教学大纲课程名称:集成电路制造基础英文名称:The Foundation of Intergrate Circuit Fabrication课程类别:专业必修课总学时:32 学分:2适应对象:电子科学与技术本科学生一、课程性质、目的与任务:本课程为高等学校电子科学与技术专业本科生必修的一门工程技术专业课。
半导体科学是一门近几十年迅猛发展起来的重要新兴学科,是计算机、雷达、通讯、电子技术、自动化技术等信息科学的基础,而半导体工艺主要讨论集成电路的制造、加工技术以及制造中涉及的原材料的制备,是现今超大规模集成电路得以实现的技术基础,与现代信息科学有着密切的联系。
本课程的目的和任务:通过半导体工艺的学习,使学生掌握半导体集成电路制造技术的基本理论、基本知识、基本方法和技能,对半导体器件和半导体集成电路制造工艺及原理有一个较为完整和系统的概念,了解集成电路制造相关领域的新技术、新设备、新工艺,使学生具有一定工艺分析和设计以及解决工艺问题和提高产品质量的能力。
并为后续相关课程奠定必要的理论基础,为学生今后从事半导体集成电路的生产、制造和设计打下坚实基础。
二、教学基本要求:1、掌握硅的晶体结构特点,了解缺陷和非掺杂杂质的概念及对衬底材料的影响;了解晶体生长技术(直拉法、区熔法),在芯片加工环节中,对环境、水、气体、试剂等方面的要求;掌握硅圆片制备及规格,晶体缺陷,晶体定向、晶体研磨、抛光的概念、原理和方法及控制技术。
2、掌握SiO2结构及性质,硅的热氧化,影响氧化速率的因素,氧化缺陷,掩蔽扩散所需最小SiO2层厚度的估算;了解SiO2薄膜厚度的测量方法。
3、掌握杂质扩散机理,扩散系数和扩散方程,扩散杂质分布;了解常用扩散工艺及系统设备。
4、掌握离子注入原理、特点及应用;了解离子注入系统组成,浓度分布,注入损伤和退火。
集成电路原理

可直接掺杂:n型掺杂磷烷 (PH3)或三氯化磷(PCl3) p型掺杂乙硼烷(B2H3)或 三氯化硼(BCl3)
>1000℃ 还原反应: SiCl4+2H2=Si+4HCl SiHCl3+H2=Si+3HCl 热分解反应: SiHCl3=Si+2H2 SiH4= Si+2H2
分子束外延MBE:
超高真空 10-10-10-11torr
(1)用N+N外延衬底,以降低NPN管的集电圾串联电阻; (2)增加一次掩模进行基区注入、推进,以减小基区宽度和基 极串联电阻 (3)采用多晶硅发射极以提高速度; (4)在P阱中制作横向NPN管,提高NPN管的使用范围。
2.以N阱CMOS为基础的Bi-CMOS工艺
缺点: NPN管的集电极串联电阻太大 可采用P+衬底,在N阱下设置N+埋层,然后进行P型外延
I B I E I C 1 F I F (1 R ) I R
I E 1 R IF I B 1 F 1 R I I R 1 C F
对四层三结集成电路晶体管
1.4
掺杂
热扩散: 950-1280℃ PH3 POCl3 AsH3 SbCl5 B2H6 BF3 BBr3 离子注入 替位式掺杂 ,填隙式掺杂
1.5光刻
接触式(>5μ) 接近式(2-4μ), 扫描投影式(>1μ 1:1), 分步重复式(250350nm), 步进扫描式
10μ 负性 1μ 正性 150nm:深紫外步进扫描 90 nm :极限紫外 65 nm :电子束 45 nm :离子束投影 30 nm : x射线
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E C B
2.4.1 横向PNP管
二. 横向PNP管的电学特性
3. 击穿电压低,由c-e穿通电压 决定,突变结近似: VPT=qNBWbL2/2osi
E C B
4. 特征频率低 (受WbL和寄生PNP影响) 5.临界电流ICr小。
2.4.1 横向PNP管
三. 横向PNP管常用图形 1.单个横向PNP管
结构简单,面积小
2.4.1 横向PNP管
三.横向PNP管常用图形 2.多集电极横向PNP管
E E
B
C1 C2 C3 C1 C2
B
常用在比例电流源电路中
2.4.1 横向PNP管
三.横向PNP管常用图形 3.可控增益横向PNP管
E IC C
IBO IB
B
ICO (Co)
多集电极结构的应用 IC IC β= = IB IBO+ICO IC AC ≈ = ICO ACO
+
C
N+
N–-epi
P+
2.2集成NPN晶体管的有源寄生效应
6. 减小有源寄生效应的措施
E(N+)
B(P) ③要提高有用电流的比值,减 NPN 少寄生PNP管的影响,就要 减小aSF和增大△V。采用掺 PNP 金工艺及埋层工艺可以减小 C(N) S(P) aSF;而增大△V ,可以采 用肖特基二极管(SBD)对 E B C BC结进行箝位,使VBC下降 N N 为0.5V左右,这样使IS下降到 + P + P P N–-epi 原来的1/50,在STTL电路 中就是用此法来降低IS的。 P-Sub
+ +
C
N+
P+
N -epi
P+
P-Sub
N+
2.1集成NPN晶体管常用图形及特点
(4)双射极双集电极形
与双基极双集电极形 相比: 集电极串联电阻小 面积大 寄生电容大 C N
+
P+
N -epi
B E E N N P –
+ +
C
N+
P+
P-Sub
N+
2.1集成NPN晶体管常用图形及特点
(5)马蹄形
R3 R
2
R1
2.3.2 集成NPN晶体管中的寄生电容
集成晶体管中的寄生电容会使管子的高频性能和开关性能变坏 (1)与PN结有关的耗尽层势垒电容CJ (2)与可动载流子在中性区的存储电荷有关的扩散电容CD (3)电极引线的延伸电极电容Cpnd,一般情况下Cpnd很小,可忽 略不计。 1. PN结势垒电容CJ 2. 扩散电容CD 扩散电容反映晶体管内可动少子存储电荷与所加偏压的关系
图2.19 复合PNP管的电路接法和等效符号
(a)电路接法;(b)等效电路;(c)版图示意图
2.4.2 衬底PNP管
由上面的分析可知,横向PNP管的 F , f , ICr 都比 较小,只能用于小电流的情况。如果用下图 所示的衬底PNP 管,则可在较大的电流下工作。
C
P+
E P N–-epi
等效为寄生电容 E B N P
+
C
N+
B(P)
P+
P-Sub
N–-epi
P+
NPN CJS C(N)
2.2集成NPN晶体管的有源寄生效应
4. NPN晶体管饱和或反向有源时
E(N+)
VBC>0 VSC<0 寄生PNP晶体管正向有 源导通。
B(P) NPN PNP
S(P) C(N)
P+
P-Sub
E B N P
P+ P-Sub
B P
E N+ N–-epi
C+ N P+
2.5.1 一般集成二极管 4. C开路
VF=VBEF BV=BVBE Cj = Ce Cp= Cc*Cs /(Cc+ Cs) 有寄生PNP管
P+ P-Sub
B P
E N+ N–-epi
C+ N P+
2.5.1 一般集成二极管 5. E开路
VF=VBCF BV=BVBC Cj = Cc C p= C s 有寄生PNP管
P+ P-Sub
E+ B N P N–-epi
C+ N P+
2.5.1 一般集成二极管 6. 单独BC结
VF=VBCF BV=BVBC Cj = Cc C p= C s 有寄生PNP管
P+
B P N–-epi
C+ N P+
P-Sub
N -epi
P+
2.1集成NPN晶体管常用图形及特点
(2)双基极条形
与单基极条形相比: 基极串联电阻小 电流容量大 面积大 寄生电容大 B E B N P –
+
C
N+
P+
N -epi
P+
N+
P-Sub
2.1集成NPN晶体管常用图形及特点
(3)双基极双集电极形
与双基极条形相比: 集电极串联电阻小 面积大 寄生电容大 B E B C N N P –
+
C
N+
N–-epi
P+
有电流流向衬底, 影响NPN晶体管的正 常工作。
2.2集成NPN晶体管的有源寄生效应
5. 减小有源寄生效应的措施
B(P) E(N+) NPN PNP S(P) C(N)
增加n+埋层 ①加大了寄生PNP晶 体管的基区宽度 ②形成了寄生PNP晶 体管基区减速场 P+
P-Sub
E B N P
2.5.2 集成齐纳二极管和次表面齐纳管
1. 集成齐纳二极管
(3)VZ的离散性大,由于VZ由多次扩散决定,所以VZ值的 精确控制较困难,一般NPN管的BVEBO的容差在±200mV。 (4)输出噪声电压较大。因为击穿主要发生在Si表面,所 以受表面的影响大。
齐纳二极管的特性要求
①动态电阻小 ②击穿电压稳定 ③噪声小
2.4.2 衬底PNP管
2. 不足
衬底PNP管由于其集电极固定接电路的最负电位,因 而限制了它的应用。
2.4.3 自由集电极纵向PNP管
与对通隔离工艺兼容的自由集电 极纵向PNP管的横截面图
图2.21
2.5 集成二极管(讨论)
2.5.1 一般集成二极管 1. B-C短接
VF=VBEF BV=BVBE Cj = Ce C p= C s 无寄生PNP管效应
we dce wc le lc
R5
R4
hb
R
3
R1
R2
hc
2.3.1 集成NPN晶体管中的寄生电阻 3. 基区电阻rB
rB rB1 rB 2 rB3
2.3.1 集成NPN晶体管中的寄生电阻
3. 基区电阻rB
基极串联电阻引 起发射极电流集边效 应,还影响高频增益 和噪声性能。主要由 R2、R3决定( R1可 以忽略)。
2.3.2 集成NPN晶体管中的寄生电容 集成NPN晶体管中的寄生电容:
寄生电容包括: 发射结电容、 集电结电容、 隔离结电容。 PN结电容包括: PN结势垒电容 PN结扩散电容。 有底面和侧面电容。
2.4 集成电路中的PNP管(讨论)
在集成电路中常用的PNP管主要有: 横向PNP管 衬底PNP管 自由集电极纵向PNP管
2. 多集电极横向PNP管
图2.18 多集电极横向PNP管
(a)电路符号;(b)版图
3. 大电流增益
C 的复合PNP管 F
在某些应用中,要求PNP管的电流增益很大,此时可用复合PNP管。 复合PNP管的组成如图2.17所示。由图可见,复合PNP管的全部偏压的 极性与PNP管相同,其 C (详见第12 F F , PNP F , NPN F , NPN 章12.1节的介绍)。
B
E
C
2.4.1 横向PNP管
三.横向PNP管常用图形 4.多发射极多集电极横向PNP管
基极等电位的横 向PNP管共用一 个隔离区
2.4.1 横向PNP管
三 .横向PNP管常用图形
5.大容量横向PNP管
1. 横向PNP管
图2.13
横向PNP管的结构
(a)工艺复合图;(b)横截面图
图2.17多个PNP管并联以提高Ic (a)复合版图;(b)等效电路
P-Sub
2.5.1 一般集成二极管 7.单独SC结
VF=VSCF BV=BVSC Cj = Cs C p= 0 无寄生PNP管
P+
C N+ N–-epi
P+
P-Sub
从表2.2中可以看到:
(1)BC短接二极管,因为没有寄生PNP效应,且 存储时间最短,正向压降低,故一般DTL电路的 输入端的门二极管都采用这种接法; (2)单独BC结二极管,因为它不需要发射结,所以 面积可以做得很小,正向压降也低,且击穿电压高。
2.4.1 横向PNP管
一. 横向PNP管的结构和有源寄生效应
横向PNP管 E(P) PNP C(P) 正向有源、 反向有源、 饱和三种工 B(N ) P-sub P-sub 作模式下, 寄生的纵向 C E P N P PNP对其工 N 作都有影响。 B
P S
E C B
2.4.1 横向PNP管
二. 横向PNP管的电学特性 1. BVEBO高,这主要是由于XJC 深、pepi高之故。 2.电流增益β 低,改善措施: ①降低e/b ②降低AEV/AEL ③设n+埋层 ④改善表面态 ⑤减小WbL,加大Wbv *β 大电流特性差