3.1组合逻辑电路的分析

第三章组合逻辑电路基本要求：熟练掌握组合逻辑电路的分析方法；掌握组合逻辑电路的设计方法；理解全加器、译码器、编码器、数据选择器、数据比较器的概念和功能，并掌握它们的分析与实现方法；了解组合逻辑电路中的险象本章主要内容：组合逻辑电路的分析方法和设计方法。

本章重点：组合逻辑电路的分析方法组合逻辑电路的设计方法常用逻辑部件的功能本章难点：组合逻辑电路的设计一、组合逻辑电路的特点若一个逻辑电路，在任一时刻的输出仅取决于该时刻输入变量取值组合，而与电路以前的状态无关，则电路称为组合逻辑电路（简称组合电路）。

可用一组逻辑函数描述。

组合电路根据输出变量分为单输出组合逻辑电路和多输出组合逻辑电路。

注意：1.电路中不存在输出端到输入端的反馈通路。

2.电路不包含记忆元件。

3.电路的输出状态只由输入状态决定。

二、组合逻辑电路的分析方法分析的含义：给出一个组合逻辑电路，分析它的逻辑功能。

分析的步骤: 1.根据给出的逻辑电路图，逐级推导，得到输出变量相对于输入变量的逻辑函数。

2.对逻辑函数化简。

3.由逻辑函数列出对应的真值表。

4.由真值表判断组合电路的逻辑功能。

三、组合电路的分析举例１、试分析图3-1所示的单输出组合逻辑电路的功能解：（1）由G1、G2、G3各个门电路的输入输出关系，推出整个电路的表达式：Z1=ABCF=Z1+Z2 （2）对该逻辑表达式进行化简：（3）根据化简后的函数表达式，列出真值表3-1。

（4）从真值表中可以看出：当A、B、C三个输入一致时（或者全为“0”、或者全为“1”），输出才为“1”，否则输出为“0”。

所以，这个组合逻辑电路具有检测“输入不一致”的功能，也称为“不一致电路”。

２.试分析图3－2所示的输出组合逻辑电路的功能解：（1）由G1、G2、G3、G4、G5各个门电路的输入、输出关系，推出整个组合逻辑电路的表达式：（2)对该逻辑表达式进行化简：（3）根据化简后的函数表达式，列出真值表3-2。

（4）若设A、B各为一位二进制加数，则从真值表中可以看出，S为两加数相加后的一位和、C为两加数相加后的进位值。

由此可见，这个组合逻辑电路实现了加法器的功能。

由于这种加法器不计低位来的进位，所以称它为“半加器”（Half Adder）。

半加器是运算器的基本单元电路，其符号图见图3-4。

一、组合逻辑电路的设计设计的含义：根据规定的逻辑功能，画出实现该功能的逻辑电路图。

设计的步骤：1.根据所需的逻辑功能，弄清输入、输出间的逻辑规定，列出满足要求的真值表。

2.由真值表列出逻辑函数的标准与或式，再化简。

3.根据选定的门电路，将逻辑函数转换成所需的表达式。

4.由所得的逻辑表达式画出逻辑电路图。

注意：其中第一步是逻辑电路设计的基础。

二、组合逻辑电路设计举例1.单输出组合逻辑电路设计举例例：三人按少数服从多数原则对某事进行表决，但其中一人有表决权，即只要他同意，不论同意者是否达到多数，表决将通过。

试用“与非”门设计该表决器。

解：（1）由题意可知，该表决器有三个输入变量和一个输出变量。

设A、B、C为输入变量（“1”表示同意，“0”表示不同意），且A为有表决权的变量，F为输出变量(“1”表示通过，“0”表示不通过)。

将表决器的逻辑功能描述为：A或者B、C均为“1”时， F才为“1”,否则F为“0”。

由此，可以列出真值表如表3-3所示。

（2）由真值表列出逻辑表达式为：用卡诺图化简逻辑函数（如图3－5(a)所示），得到最简“与或”表达式：F=A+BC（3）将表达式转换成用“与非”形式：（4）根据逻辑表达式画出如图3－5(b)所示的逻辑电路。

这里假设系统能提供所有的原、反变量，否则还需增加一个“非”门以实现。

２、多输出组合逻辑电路设计例：某工厂有三个用电量相同的车间和一大、一小两台自备发电机，大发电机的供电量是小的两倍。

若只有一个车间开工，小发电机便可以满足供电要求；若两个车间同时开工，大发电机可满足供电要求；若三个车间同时开工，需大、小发电机同时启动才能满足供电要求。

试用“与非”门设计一个控制器，以实现对两个发电机启动的控制。

解：（1）由题意可知，该控制器有三个输入变量和两个输出变量。

设A、B、C为三个车间开工情况输入变量（“1”表示开工，“0”表示关闭）。

可将控制器的逻辑功能描述为：当A、B、C中仅有一个为“1”时，N为“1”；当A、B、C 中有两个同时为“1”时，M为“1”；当A、B、C全为“1”时，M、N均为“1”；当A、B、C全为“0”时，M、N均为“0”。

由此列出真值表如表3－4所示。

（2）由真值表列出逻辑表达式，并利用图3－6(a)的卡诺图将它们转换为最简表达式：（3）将表达式转换成用“与非”形式：（4）根据逻辑表达式画出如图3－6（b）所示的逻辑电路。

这里假设系统能提供所有的原、反变量，否则还需增加三个“非”门以实现一、险象的概念．前面讨论的是理想门电路，没有考虑信号的门延时。

实际的门电路，存在门延时。

信号经过不同的路径到达某点时，会产生时差，这种时差现象称为竞争。

竞争现象可能使电路产生暂时性的错误输出，有时这种错误是不允许的。

我们把这种由竞争产生的错误输出称为组合电路的险象。

二、险象产生的原因1.见图3－7，如不考虑门延时，F＝A＋＝1。

如考虑G1门延时，则当A由10时，经过一个短暂的瞬间才由01，即G2的输入端同时出现0，输出为0，这个结果是错误的，电路出现了险象，称0冒险。

2.见图3－8，如不考虑门延时，F＝A＝0。

若考虑G1门延时，则当A 由01时，经过一个短暂的瞬间才由10，即G2的输入端同时出现1，输出为1，这个结果是错误的，电路出现了险象，称1冒险。

三、险象的检查检查某个逻辑门的两个输入是否存在互补变化，可以作为判断该逻辑门输出是否出现险象的依据。

分析该电路对应的函数式中是否出现“X＋”或“X”的形式。

如存在，则该电路可能出现险象。

例1、判断函数 F1＝AC＋ B 是否存在险象。

解：由表达式可以看出，当C＝B＝1时，F1＝A＋，F1理应恒为“1”。

但此时当A由“1”变“0”、由“0”变“1”时，由于的变化滞后于A的变化，F1输出瞬间会出现负向窄脉冲干扰，即出现险象。

例2、判断函数 F2＝AC＋B＋BC 是否存在险象。

解：所给表达式在任何条件下都不能简化成“X＋”或“X”的形式，因而该函数不存在险象。

例如，当C＝B＝1时，F2＝A＋＋1＝1，也即F2的“或”门有三个输入端，其中一个恒为“1”。

此时无论A、如何变化，也不管有无时差，F2输出都稳定地保持为“1”，也即不会出现险象。

四、险象的消除1.添加多余项2.增加电路时延3.引入选通脉冲4.加入滤波电路集成电路按照集成度的不同，可以分为小规模集成电路、中规模集成电路、大规模集成电路。

小规模集成电路仅是由门电路和触发器构成的；中规模集成电路是由一些相对独立的逻辑部件或功能模块（如：加法器、译码器等）构成的；大规模和超大规模集成电路是一个数字系统。

由于中规模集成电路具有通用性强、体积小、功耗低、可靠性高等一系列优点，在实际工程中为大多数数字逻辑设计者使用。

本节介绍常用的中规模集成电路的外特性及如何使用这些模块。

一、全加器加法器是计算机运算器的核心部件，它由多个全加器构成。

如n位加法器就是由n个全加器构成的。

全加器是可以将低位来的进位与两个一位二进制数一起相加，产生一位和值及一位向更高位进位的电路。

简称为FA。

设两个一位二进制数分别为Ai、Bi，Ci-1是低位来的进位，Si是和值，Ci是向高位的进位。

其真值表如表3-5所示，惯用符号如图3-9（a）所示。

从真值表列出全加器的逻辑表达式：用n个全加器按图3－10连接起来，可以实现n位二进制数的加法运算。

其中A1An,B1Bn分别为n位被加数和加数，S1Sn为n位和。

各位串行连接形成进位链。

在相加的过程中，低位产生的进位逐位传送到高位，这种进位方式被称为“行波进位”。

由于高位相加必须等到低位相加完成并形成进位后才能进行，所以n位行波进位加法器的速度较慢。

为了提高加法器的运算速度，可以采用先行进位加法器。

一旦参加运算的加数确定，便可以同时产生各位进位，实现多位二进制数的并行相加。

具有先行进位的四位二进制加法器7483中规模器件，引脚图如图3-11所示。

二、译码器1、译码器的概念：将二进制代码所表示的信息翻译出来的过程，称为译码。

实现译码功能的电路称为译码器。

它是一个多输出的组合逻辑电路，每一个输出对应一个特定的输入组合。

2、二进制译码器：输入是表示某种信息的二进制代码，对于任何一组输入代码取值，多个输出中只有唯一的一个呈现有效电平，其余都是无效的。

以此表示翻译出来的不同信息。

若定义“0”是有效电平，则“1”是无效电平，反之亦然。

若输入n位二进制代码，则输出有2个。

当输入端n＝3时，输出端有8个，称为3－8译码器。

典型的有74138译码器。

3、74138译码器三个输入A0～A2的八种组合中的每一种，都唯一地使八个输出中的一个为有效电平（这里设为低电平，所以输出变量上面加“－”号）。

还有三个使能控制端: G1,，仅当它们分别为1、0、0时，译码器被选通，处于正常工作状态，输出由输入决定。

否则，译码器处于禁止状态。

它的真值表（如表3-7）,它的惯用符号如图3-12。

4、译码器的扩展利用使能控制端可以实现译码器的扩展。

由两片74138译码器芯片扩展成4－16译码器的连接图3－1３。

E为“1”时，两芯片处于“禁止”状态。

E为“0”时，当输入A3A0为00000111时，即A3＝0时，芯片1处于工作状态，芯片2处于禁止状态，输出反映了芯片1输入的变化，芯片2的输出均为“1”。

当输入A3A0为10001111时，即A3＝１时，芯片1处于禁止状态，芯片2处于工作状态，输出反映了芯片2输入的变化，芯片1的输出均为“1”。

５、利用译码器实现函数发生器二进制译码器的每个输出，都唯一地对应输入变量的一种组合，即对应由输入变量构成的一个最小项。

而任何逻辑函数都可以表示成最小项之和的形式，所以利用译码器的输出端，再配合门电路，就可以实现任何组合逻辑函数。

设74138译码器的输入端A2、A1、A0接函数的输入变量A、B、C，则译码器输出与输入之间的逻辑关系为：对任何逻辑函数，先将它们表示成标准“与或”式，然后转换成用译码器输出变量表示的形式。

例如有两个输出变量的函数P1、P2，作如下的转换：图3－1４即是连接图，实际上它实现的是前面讲过的全加器的功能三、编码器1、编码器的概念编码是将含有特定意义的数字或符号信息转换成相应的若干位二进制代码的过程，它是译码的逆过程。

具有编码功能的组合电路称为编码器。

例如：各类BCD码编码器，就是将“0”“9”这些十进制数字转换成对应的四位BCD码的组合逻辑电路。