基于电荷泵锁相环的有源环路滤波器的设计
电荷泵锁相环四阶无源环路滤波器的设计
电荷泵锁相环四阶无源环路滤波器的设计1. 绪论1.1 研究背景1.2 研究目的与意义1.3 现有研究综述2. 无源环路滤波器原理2.1 电荷泵2.2 锁相环2.3 无源滤波器2.4 四阶环路滤波器3. 设计方案3.1 系统框图3.2 电路设计流程3.3 具体电路设计4. 实验验证4.1 实验设备与方法4.2 实验结果与分析5. 结论与展望5.1 结论总结5.2 研究展望及不足参考文献1. 绪论1.1 研究背景滤波器是电子系统中重要的信号处理器件，用于滤除噪声、干扰等非期望信号，提高系统性能和可靠性。
传统的滤波器通常包括有源滤波器和无源滤波器，有源滤波器具有较高的增益和带宽，但容易产生交叉耦合、不稳定性等问题，不适合高灵敏度和高可靠性的系统应用。
相对地，无源滤波器不需要功率放大器，具有低噪声、低失真、高工作稳定性等优点，因此受到广泛关注。
环路滤波器是一种无源滤波器，它利用环路反馈结构实现信号滤波，可以用于时钟恢复、PLL电路、模数转换器、数字信号处理等领域。
环路滤波器的特点是抑制抖动频率和高频噪声，同时保持信号相位不变，因此能够有效地减少电子系统中时钟服从误差、干扰等问题。
而四阶环路滤波器是基于二阶滤波器级联实现的，具有更高的阻带深度和抑制量，因此适用于对要求更高的滤波应用领域。
1.2 研究目的与意义目前，环路滤波器的设计研究已经相对成熟，但在实际应用中，仍然存在一些问题，如：滤波器带宽、抑制深度、相位噪声等方面的指标需要进一步优化，同时还需要提高滤波器的环路稳定性和抗噪声干扰能力。
因此，本文旨在设计一种基于电荷泵锁相环的四阶无源环路滤波器，通过优化电路设计与参数选择，提高滤波器的性能指标和工作稳定性，实现滤波效果更加优异的无源滤波器。
1.3 现有研究综述电荷泵锁相环作为一种广泛应用于频率合成和时钟恢复领域的锁相环，其具有结构简单、工作稳定、精度高等优点，目前已经在许多应用领域中得到推广应用。
同时，环路滤波器也是一种常用的滤波器结构，在信号处理、相位锁定等领域被广泛应用。
毕业论文-CMOS电荷泵锁相环的研究与设计
CMOS电荷泵锁相环的研究与设计摘要锁相环设计是现代集成电路设计中一个重要的话题，在射频无线通信、高速有线通信、光纤通信以及高性能数字电路等领域中占有重要的地位。
电荷泵锁相环是锁相环应用中最广泛的一种，因为它具有易集成、低功耗、低抖动、低噪声、捕获范围宽等特点。
因此电荷泵锁相环成为IC领域研究中的热点。
本论文首先介绍了锁相环的背景与现状，分析了一般锁相环的组成结构与基本原理并逐步引出电荷泵锁相环，研究了锁相环的非理想特性，并推导了部分组成部分的参数，最终得到锁相环的数理模型。
在此基础上，设计了一个工作在10MHz~100MHz的电荷泵锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器以及分频器电路模块。
本文鉴相器是由两个RS触发器与一些非门、与非门构成，具有较大的鉴相灵敏度、较小的纹波输出、工作线性区域大和零点漂移小的特点。
电荷泵采用全差分设计，使用了镜像电流源，这样就使电荷泵受温度影响大大减小，同时也稳定了电流的输入。
低通滤波器使用无源二阶滤波器，既降低了制造成本，又避免了极点的产生，提高了电路的稳定性。
本实验的锁相环使用的是电荷泵锁相环基于CSMC0.6um标准CMOS工艺。
仿真结果要求锁相环在5V电源电压下可以在5MHz~120MHz的频率范围内正常工作，占空比为50%±3%，锁定时间小于8μs。
经仿真试验，本设计达到了课题的要求。
关键词：锁相环；鉴频鉴相器；电荷泵；压控振荡器；COMSAbstractPLL design is a modern integrated circuit design is an important topic, occupies an important position in the field of radio frequency wireless communications, high-speed wired communications, optical communications, and high-performance digital circuits and the like . CPPLL is locked loop applications, the most widely used , because it has easy integration, low-power, low-jitter , low -noise , wide capture range of features. Thus IC CPPLL become a hot research field .This paper introduces the background and status of the PLL , followed by analysis of the structure and composition of the basic principles of the general phase-locked loop and gradually leads CPPLL study the non-ideal characteristics of the PLL and derive some parameter components , and ultimately get the PLL mathematical models. On this basis , the design of a work in 10MHz ~ 100MHz charge pump PLL, including phase frequency detector, charge pump , loop filter , VCO and divider circuit modules.This article is some phase NAND gate NAND gate consists of two RS flip-flop having a phase sensitivity of the larger , the smaller the output ripple , and the work of the linear region of the large zero drift characteristics. A fully differential charge pump design, a current mirror , so that the charge pump is reduced greatly affected by temperature , but also the stability of the input current. Second-order low-pass filter using passive filters , not only reduces manufacturing costs, and avoid the extreme generation, but also allows the circuit is very stable.In this study, using a phase-locked loop based TSMC0.35um CPPLL standard CMOS process . The simulation results require phase-locked loop can operate at 3.3V supply voltage in the frequency range of 5MHz ~ 120MHz normal duty cycle of 50% ± 3%, the lock time is less than 8μs. The simulation test, the design meets the requirements of the subject .Key words: low voltage; Low power; CMOS operational amplifier; Rail to rail input目录摘要 (I)Abstract (II)第一章绪论 (5)1.1 锁相环的背景 (5)1.2 锁相环的发展、现状和应用 (5)1.3 论文的章节安排 (7)第二章 CMOS电荷泵锁相环的基本原理及组成 (8)2.1 电荷泵锁相环的基本原理 (8)2.2 CMOS电荷泵锁相环的基本组成 (9)2.2.1 鉴频鉴相器 (9)2.2.2 电荷泵 (10)2.2.3 延时电路 (11)2.2.4 环路滤波器 (12)2.2.5 PFD/CP的非理想效应 (13)2.2.6 压控振荡器 (17)2.2.7 分频器 (17)2.2.8 锁相环的基本性能 (17)2.3 电荷泵锁相环的相位噪声 (18)2.4 本章小结 (19)第三章电荷泵锁相环电路的设计 (20)3.1 电荷泵锁相环电路简介 (20)3.2鉴频鉴相器电路设计与仿真 (20)3.2.1 鉴频鉴相器的 (20)3.2.2仿真波形 (23)3.3 电荷泵和滤波器的设计和仿真 (24)3.3.1电荷泵的设计 (24)3.3.2 环路滤波器的结构 (26)3.3.3 电荷泵和滤波器的仿真 (29)3.4 环路整体仿真 (30)3.5 小节 (31)第四章结论 (32)参考文献 (32)致谢 (33)第一章绪论1.1 锁相环的背景锁相环电路（PLL）是一个能够跟踪输入信号相位的闭环自动控制系统。
一种低噪声cmos电荷泵锁相环的研究与设计
摘要锁相的概念早在20世纪30年代提出，并很快在电子通信系统中获得广泛的应用。
随着通信领域的迅速发展，工作频率也越来越高。
而更高的工作频率，意味着对相位噪声的要求也变的更为严格。
本课题主要针对高速应用系统中锁相环的应用，设计一种可以倍频低频信号的低噪声电荷泵锁相环。
本文阐述了锁相环发展的历史背景和国内外发展现状，研究了锁相环的工作原理，从电荷泵锁相环整体结构出发，在S域分析了锁相环的线性模型，研究了锁相环的跟踪和捕获特性以及其瞬态过程，分析了电荷泵锁相环的锁定时间表达式，来指导锁相环结构的具体设计。
详细地分析了锁相环的相位噪声性能以及电荷泵锁相环各模块与整体的相位噪声计算公式，并依此讨论了各模块对系统噪声性能的影响。
着重分析了压控振荡器的相位噪声模型，在对已有的几种压控振荡器相位噪声模型进行深入分析的基础上，讨论了低噪声环形振荡器设计的基本原则，对环形振荡器中的电源/地噪声、闪烁噪声以及热噪声提出优化方法。
详细地介绍了本文设计的低噪声电荷泵锁相环结构，分析了锁相环环路带宽和相位裕度与相位噪声的关系，依此计算环路滤波器参数值来得到最佳相位裕度。
在对电荷泵锁相环各部分结构包含鉴频鉴相器、电荷泵、环路滤波器、压控振荡器以及分频器进行深入分析的基础上，设计了一种用于频率合成的低噪声电荷泵锁相环。
本课题采用HHGRACE 0.11-um 2P4M CMOS工艺，利用Cadence Virtuoso 工具完成电荷泵锁相环的各模块电路设计以及性能仿真。
电荷泵锁相环工作在1.5 V的电源电压下，锁定频率是144 MHz。
锁定时间小于10 us，电路电流小于300 uA，锁相环的整体相位噪声为-110.53 dBc/Hz@10 kHz，电路各部分和整体达到了设计指标。
关键词：电荷泵锁相环；线性模型；相位噪声；压控振荡器AbstractThe concept of phase-locked was advanced in the 1930s and was widely used in electronic communication systems. With the rapid development of the communication field, the frequency of work is also getting higher and higher. And higher operating frequency means that the requirements for phase noise are also more stringent. In this paper, the low-noise CP-PLL is designed for the application of PLL in high-speed application system.In this paper, the historical background of the development of PLL and the development status at home and abroad are described. The working principle of the PLL is studied. Based overall structure of the PLL of the charge pump, the linear model of the PLL is studied in S domain, and the transient process and the locking time are analyzed to guide the concrete design. The phase noise performance of the PLL is studied in detail, and the formulas of the PLL of the charge pump are analyzed and the influence of each module on the noise performance of the system is discussed. The phase noise model of voltage-controlled oscillator is emphatically analyzed, and the phase noise model of several voltage-controlled oscillators is deeply analyzed. The basic principle of low-noise ring oscillator design is discussed, and the optimization method of power/ground noise, flicker noise and thermal noise in ring oscillator are proposed.The design of a low-noise CP-PLL architecture is described in detail. The relationship among loop bandwidth, phase margin and phase noise are analyzed. The loop filter parameters are calculated to obtain the optimal phase margin. Based on the deeply analysis of the phase structure of the CP-PLL, including the frequency discriminator, voltage-controlled oscillator, charge pump, frequency divider and loop filter, a CP-PLL is designed for frequency synthesis.In this paper, the HHGRACE 0.11-um 2P4M CMOS process is used to design the CP-PLL. On the Cadence Virtuoso platform, the design of module circuit and performance simulation of the CP-PLL are completed. The CP-PLL operates at 1.5 V supply voltage and the lock frequency is 144 MHz. Lock time is less than 10 us. The circuit current is less than 300 uA. The overall phase noise of the PLL is -110.53 dBc/Hz@10 kHz. The circuit parts and the overall performance have achieved the design targets.Keywords: CP-PLL, linear model, phase noise, voltage controlled oscillator目录摘要 (I)ABSTRACT (II)第1章绪论 (1)1.1课题背景及研究的目的和意义 (1)1.2国内外研究现状 (1)1.2.1 国外发展现状 (1)1.2.2 国内发展现状 (2)1.3本文主要工作 (3)第2章电荷泵锁相环原理 (4)2.1锁相环频率合成原理 (4)2.2锁相环的线性模型 (5)2.3锁相环的特性研究 (7)2.3.1 跟踪特性 (7)2.3.2 捕获范围 (7)2.3.3 电荷泵锁相环瞬态过程和锁定时间 (8)2.4本章小结 (11)第3章相位噪声 (12)3.1噪声的基本理论 (12)3.2频率稳定度 (12)3.3相位噪声 (13)3.3.1 环路带宽和相位裕度与相位噪声的关系 (14)3.3.2 整体相位噪声和RMS相位误差的关系 (14)3.3.3 信噪比 (16)3.3.4 RMS相位误差的时域表示和抖动 (16)3.4电荷泵锁相环相躁分析 (17)3.4.1 电荷泵锁相环噪声模型 (17)3.4.2 电荷泵锁相环相位噪声计算公式 (19)3.5VCO相躁分析 (20)3.5.2 Razavi/Dai模型 (21)3.5.3 Hajimiri模型及Einstein关系 (21)3.5.4 环振相位噪声优化 (24)3.6本章小结 (26)第4章电荷泵锁相环的结构研究 (27)4.1环路滤波器 (27)4.1.1 环路滤波器的性能 (27)4.1.2 无源二阶环路滤波器 (28)4.2压控振荡器 (29)4.2.1 压控振荡器的类型 (30)4.2.2 环形振荡器振荡原理 (30)4.3鉴频鉴相器 (32)4.3.1 传统的鉴频鉴相器 (33)4.3.2 鉴频鉴相器的非理想效应 (35)4.4电荷泵 (36)4.4.1 传统电荷泵结构 (36)4.4.2 电荷泵的非理想效应 (37)4.5低功耗分频器 (37)4.6本章小结 (39)第5章电荷泵锁相环的设计与仿真 (40)5.1基准源的设计 (40)5.1.1 简单基准源 (40)5.1.2 高精度基准源 (41)5.2高性能电荷泵设计 (42)5.2.1 高度匹配的电荷泵设计 (45)5.2.2 电荷泵失配与瞬态仿真 (45)5.3无死区鉴频鉴相器设计 (46)5.3.1 改进的无死区鉴频鉴相器 (48)5.3.2 鉴频鉴相器仿真 (48)5.4扭环形分频器设计与仿真 (49)5.5环形压控振荡器的设计 (50)5.5.1 差分延时单元的改进 (51)5.5.2 输出缓冲电路 (53)5.6整体设计与仿真 (54)5.7本章小结 (59)第6章电荷泵锁相环版图设计 (60)6.1版图设计考虑 (60)6.1.1 Dummy的考虑 (60)6.1.2 电阻版图设计 (60)6.1.3 电容版图设计 (61)6.1.4 噪声问题 (61)6.1.5 闩锁问题和天线效应 (61)6.2版图设计实现 (62)6.3本章小结 (65)结论 (66)参考文献 (67)攻读硕士学位期间发表的论文及其它成果 (71) (72)致谢 (73)第1章绪论1.1 课题背景及研究的目的和意义锁相的概念早在20世纪30年代提出，并很快在电子通信系统中获得广泛的应用。
一种基于电荷泵锁相环的时钟调节电路设计
一种基于电荷泵锁相环的时钟调节电路设计王雪萍，王金龙，蔡永涛，马金龙中国电子科技集团公司第58研究所摘要：设计了一种基于电荷泵锁相环（PLL）的独特时钟调节电路，可调节时钟频率和延时，可纠正时钟偏斜，能够输出不同相位（0°，90°，180°，270°）锁定且低抖动的各种频率信号，锁相环可外部动态配置。
该电路可应用于FPGA系统集成电路的时钟发生源电路中，能够提供非常灵活的时钟调节功能。
仿真结果表明，该电路满足设计需求。
关键词：电荷泵；锁相环；时钟；FPGA中图分类号：TN492文献标识码：AA Design of Clock Regulating Circuit Basedon Charge Pump Phase Locked LoopWANG Xue-ping,WANG Jin-long,CAI Yong-tao,MA Jin-longNo.58Research Institute,China Electronics Technology CorporationAbstract：A unique clock adjusting circuit based on charge pump phase-locked loop（PLL）is designed,which can adjust the clock frequency and delay,correct the clock skew,output various frequency signals with different phase locking and low jitter（0°,90°,180°,270°）.The PLL can be configured in external dynamic state.The circuit can be used in the clock generator of FPGA system integrated circuit,and can provide very flexible clock adjustment func-tion.The simulation results show that the circuit meets the design requirements.Keywords：Charge Pump;Phase-locked Loop;Clock;FPGA图1时钟调节电路结构1引言锁相环（Phase-locked Loop ，PLL ）是FPGA 类系统集成电路中重要的时钟资源，随着FPGA 在通信、自动化控制、航空航天等领域应用越来越广泛[1-2]，PLL 电路设计也越来越关键。
电荷泵锁相环的模型研究和电路设计
结论
本次演示对电荷泵锁相环的模型研究和电路设计进行了详细探讨。通过建立 数学模型并简化分析，我们发现电荷泵锁相环的性能主要受到电荷泵增益、环路 滤波器时间常数以及输入信号频率的影响。在此基础上，我们设计了一款电荷泵 锁相环电路，并对关键元件进行了选择和优化。然而，该电路仍存在一些不足之 处，需要进一步改进。
2、低功耗：该设计方案采用了先进的工艺和电路设计，使得芯片的功耗较 低，延长了设备的使用寿命。
3、高集成度：所设计的锁相环集成电路芯片具有高集成度，减小了设备的 体积和重量，方便了实际应用。
结论：
本次演示通过对高速锁相环集成电路芯片的深入研究和实验验证，提出了一 种针对高速条件下的高效设计方案。实验结果表明，所设计的芯片在高速条件下 具有良好的性能和可靠性。但是，我们也意识到该设计方案仍存在一些不足之处， 例如在复杂电磁环境下的稳定性等问题。
近年来，随着太阳能技术的快速发展，光伏并网逆变器在太阳能发电系统中 得到了广泛应用。三相锁相环设计在光伏并网逆变器控制中具有重要意义，是实 现并网稳定运行的关键技术之一。本次演示将阐述三相锁相环设计及光伏并网逆 变器控制的研究内容和方法。
在光伏并网逆变器控制领域，文献综述表明，现有的研究主要集中在逆变器 拓扑结构、控制策略和并网保护等方面。其中，三相锁相环设计是逆变器控制策 略中的重要组成部分。已有的三相锁相环设计方法主要包括基于PI调节器和基于 同步检测器的设计方法。然而，这些方法在实时性、准确性和稳定性方面仍存在 一定的问题，特别是在复杂环境和恶劣条件下。
模型研究
1、电荷泵锁相环的原理和内部 机制
电荷泵锁相环主要由电荷泵、环路滤波器（Loop Filter）和电压控制振荡 器（VCO）三个主要部分组成。其工作原理是，通过电荷泵将输入信号的相位差 转化为电压，再经环路滤波器滤除高频成分，得到控制VCO的直流电压，最终实 现输出信号与输入信号的相位和频率同步。
基于PLL的有源环路滤波器的研究及性能分析
比电荷泵输出电压 范围高时 ，就必须用到有源环路 滤波器 结 构 。
本文在 ＰＬＬ环路的基础之上 ，针对不同阶数 以
图 １ 系统仿真结构图
收 稿 日期 ：２０１５—０３—０２ 作者简 介：李亚萍 （１９８９一），女 ，硕士 ，研究方向为锁相 控制。
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锁相频率 综 合器 是一 种 相位 负反 馈 闭环 控 制 系 统 ，主要 由鉴相器 、环路滤波 器和压控振荡 器组成 。本 文采用 １０ＭＨｚ的参考晶振 ，美 国 ＡＤＩ公 司生产的一款 高性能锁相频率合成芯片 ＡＤＦ４１ １３，以及运放为 ０Ｐ２４８ 的有源环路滤波器 ，ＶＣＯ７９３１５５０Ｔ的压控振荡器 。
Ｂａｓｅｄ ｏｎ ｔｈｅ ＰＬＬ ｏｆ ａｃｔｉｖｅ ｌｏｏｐ ｆ ｉｌｔｅｒ’Ｓ ｒｅｓｅａｒｃｈ ａｎｄ ｐｅｒｆｏｒｍ ａｎｃｅ ａｎａｌｙｓｉｓ
ＬＩ Ｙａ．ｐｉｎｇ ．ＹＩＮ Ｘｉｎｇ．ｈｕｉ （Ｓｃｈｏｏｌ ｏｆ Ｃｏｍｐｕｔｅｒ ａｎｄ Ｉｎｆｏｒｍａｔｉｏｎ，Ｈｏｈａｉ Ｕｎｉｖｅｒｓｉｔｙ ａｔ Ｊｉａｎｇｎｉｎｇ，Ｎａｎｊｉｎｇ ２１１１００，Ｃｈｉｎａ）
基于ADF4117的电荷泵型锁相环设计
Ｏ 引 言
电荷 泵 型锁 相环 可 由参 考 分 频器 、可 编程 分 频 器 、鉴 相器 及 电荷 泵 、环 路 滤 波器 和 压控 振 荡 器 构成 。电荷 泵 是一 种 可在 鉴 相 器控 制 下把 电荷
电荷 泵 锁相 环 的环路 主要 由参考 晶振 、鉴相 （ 鉴 频 １器 、 电 荷 泵 、 环 路 滤 波 器 ， 压 控 振 荡 器 （ Ｏ ＶＣ ）及分 频 器 （ 固定 或 可编 程 的参 考分 频 器 及
位 噪 声及 杂散 恶化 的 问题 。文 中以Ａ Ｆ １７ Ｄ ４ １ 为基 础 ，给 出 了一 种 带三 阶 无 源环路 滤波 器 的 电
荷 泵 型锁相 环 的设 计 方 法 。该 方 法能有 效 抑制 杂散 ，使 锁相 环 输 出达 到 良好 的相 位噪 声及 杂
散 指标 。
关 键 字 ：锁 相 环 ； 电 荷 泵 ；Ａ ４ １ ； 环 路 滤 波 器 ；相 位 噪 声 ＤＦ ｌ７
个 极 点 ，就 可使 环 路 在 高 频 段 有 足 够 的 衰 减 特
性 ，从 而 有 效 抑 制 上 述 杂 散 。
本 文 以ＡＤ 公 司 的 电 流 型 电荷 泵 的 Ｐ Ｌ 成 Ｉ Ｌ集
芯 片ＡＤ ４ １ 为 例 ．给 出 了一种 应 用 于 电荷 泵 锁 Ｆ １７
相 环 中 的 三 阶 无 源 环 路 滤 波 器 的 设 计 方 法 ， 同 时
分 配 给环 路 滤波 器 的 电子 开关 。电荷 泵 与二 阶无
源 环路 滤 波 器组 合 可构 成 一个 三 阶锁 相 环 ，以满
足 更 多应 用 场合 的要 求 。但 是 分 频器 和 电荷 泵 以 参 考 频 率 的 速 率 切 换 电 流 ，电 流 切 换 噪 声 会 在 Ｖ Ｏ输 出频 率 中 产 生 Ｆ Ｃ Ｍ调 制 ，从 而 致 使 三 阶锁 相 环无 法 满 足一 些特 殊 场合 的要 求 ，特 别是 在 一
锁相环路(PLL)电路设计实例
软件实现PLL的代码示例
01
```systemverilog
02
// 定义PLL模块
03
module pll(input wire clk_in, output reg clk_out);
软件实现PLL的代码示例
01
parameter FREF = 100e3; // 参考频率
02
parameter N = 10; // 分频比
相位保持一致。
电荷泵型PLL的电路实现
电荷泵由两个开关和两个电容 组成，一个开关用于充电，另
一个用于放电。
当输入信号与VCO输出信号 的相位存在误差时，电荷泵 的开关会根据误差信号的极 性进行切换，从而在电容上
积累或释放电荷。
电容上的电荷量会转换为电压 信号，该电压信号通过低通滤 波器平滑后，用于调整VCO的
频率。
电荷泵型PLL的性能分析
01
电荷泵型PLL具有较高的带宽和较快的响应速度，因此适用于高 速数据传输和无线通信等应用。
02
由于电荷泵型PLL采用电荷传输方式，因此对电源噪声和电磁干
扰较为敏感，需要采取相应的措施进行抑制。
电荷泵型PLL的另一个优点是易于集成，因此适合于大规模生产
03
和应用。
04
软件实现PLL的代码示例
assign clk_out = div_by_n;
always @(posedge clk_in) begin phase_error <= #1 ($posedge clk_in ? 32'hFFFFFFFF : phase_error 1);
软件实现PLL的代码示例
PLL电路设计实例：模拟型 PLL
用于芯片测试的环路滤波器设计
结 构简单 、低噪声 、高稳定 度 和易 以实现 。
最 常见 的无 源滤 波器是 如 图 ｌ 所 示 的三 阶滤波
２ 环 路 滤 波 器 设计 参数 的选 择
为 了研究环 路滤 波器 对锁相 环输 出频 率相位 噪 声 的影 响 ．设计 出符 合芯 片测试 需要 的外 围环 路滤
电 子产 品可 靠 性 与 环境 试 验
２ ０ １ ３年
输 出的脉 冲信号 进 行低 通 滤 波 ，将 高 频分 量 滤 除 ，
最 终 得 到 一 个 相 对 平 滑 的 直 流 电 压 信 号 去 控 制 ＶＣ Ｏ工 作 。从 而获 得 一 个 稳 定 的 频 率输 出 环 路 滤波 器 的性能将 直 接影 响到小 数分 频频 率合 成器芯 片性 能 的测 试 本文 以 Ａ Ｄ Ｆ ４ １ ５ ３型 小 数 分 频 频 率 合 成 器 为 例 ．给 出 了 容 易 实现 的三 阶环 路 滤 波 器 的设 计 方 法 ，能够 满足 芯片 实际测 试 的需要
１ 外 接 环 路 滤 波 器 的 设 计
环路 滤 波 器是 电荷 泵锁 相 环 电路 的重要 环 节 ． 它 连接在 电荷 泵和 压控振 荡 器之 间 锁 相环 的基本 频 率 特 性 是 由环 路 滤 波器 决定 的 ｆ ｌ １ 。实 际 上 。正 是 由于环 路 滤波器 的存 在 ．锁相 环才 可 以选 择工 作 在任 意 的 中心频率 和带 宽 内 环路 滤 波器 的类 型多 种 多 样 ．大 致 分 为 有 源 滤 波 器 和无 源 滤 波 器 两 大 类 ，无 源 滤 波器 与有 源 滤 波器 相 比 ．其 优 点 在 于 ：
电荷泵锁相环的模型研究和电路设计
电荷泵锁相环的模型研究和电路设计电荷泵锁相环的模型研究和电路设计引言随着现代电子技术的迅猛发展，时钟信号在各类电子设备中扮演着至关重要的角色。
电荷泵锁相环（Charge Pump Phase-Locked Loop，CPPLL）是一种常见的时钟生成和频率合成技术。
它通过控制电荷泵电路中的电荷传输来实现精确的时钟频率控制，广泛应用于通信、计算机等领域。
本文将对电荷泵锁相环的模型研究和电路设计进行详细介绍。
一、电荷泵锁相环的模型研究1. 电荷泵锁相环的基本原理电荷泵锁相环的基本结构由相位比较器、电荷泵、低通滤波器和压控振荡器（Voltage Controlled Oscillator，VCO）组成。
其工作原理可以简单地分为两个阶段：锁定阶段和跟踪阶段。
在锁定阶段，相位比较器将参考信号和反馈信号进行比较，并产生一个误差信号。
电荷泵根据误差信号的大小和极性来控制电荷传输，通过改变电荷泵的输出电荷来调整反馈信号的相位。
低通滤波器将电荷泵的输出信号滤波为直流电压作为VCO的控制信号，进而调整VCO的频率。
在跟踪阶段，VCO输出的频率已经与参考信号的频率非常接近。
相位比较器仅用于微小的频率校正。
这样就能稳定地生成与参考信号频率相同或相近的时钟信号。
2. 电荷泵锁相环的数学模型为了更好地理解电荷泵锁相环的工作原理，我们需要建立其数学模型。
设参考信号的频率为f_r，VCO输出的频率为f_vco，电荷泵的传输系数为K_cp。
根据反馈原理可得到以下关系式：f_r = f_vco + Δf其中Δf为误差频率，表示参考信号与VCO输出频率的差值。
在锁定阶段，Δf较大，电荷泵通过调整电荷传输来减小Δf，即：Δf = -K_cp * V_cpV_cp为电荷泵的输出电压。
在跟踪阶段，Δf较小，所以按照一阶近似可以得到：Δf ≈ -K_cp * V_cp3. 电荷泵锁相环的性能指标电荷泵锁相环的性能指标主要包括相位噪声和锁定时间两个方面。
电荷泵锁相环环路滤波器的设计与优化
电荷泵锁相环环路滤波器的设计与优化廉吉庆;陈大勇;翟浩【摘要】环路滤波器是锁相环电路的重要部分,其性能好坏直接决定了电路输出信号的质量.以二阶无源环路滤波器为例介绍了电荷泵锁相环环路滤波器的设计方法,讨论了基于相位裕度和设计参数γ的环路滤波器优化设计,并且给出了仿真结果.结果证明这种环路滤波器设计方法正确,优化方法切实可行.【期刊名称】《时间频率学报》【年(卷),期】2015(000)001【总页数】6页(P38-43)【关键词】环路滤波器;锁相环;电荷泵;相位裕度;参数优化【作者】廉吉庆;陈大勇;翟浩【作者单位】兰州空间技术物理研究所,兰州730000;空间量子频标技术核心专业实验室,兰州730000;真空技术与物理重点实验室,兰州730000;兰州空间技术物理研究所,兰州730000;空间量子频标技术核心专业实验室,兰州730000;真空技术与物理重点实验室,兰州730000;兰州空间技术物理研究所,兰州730000;空间量子频标技术核心专业实验室,兰州730000;真空技术与物理重点实验室,兰州730000【正文语种】中文【中图分类】TN74频率源广泛应用于现代电子设备中，其指标好坏直接影响电子系统的性能，因此频率源被许多人称为电子系统的“心脏”。
常用的频率源有自激振荡源和合成频率源，其中合成频率源使用灵活、控制方便、性能优越，越来越受到人们的重视。
常用的频率合成技术中，锁相环是非常重要的一种，在高速通信、导航定位和航空航天等方面都有应用。
环路滤波器是锁相环的重要组成部分，它连接在鉴相器和压控振荡器之间，起到维持环路稳定性、控制环路带内外噪声、抑制参考边带杂散干扰等重要作用，是锁相环频率合成器设计的关键[1]。
目前已有许多文章对环路滤波器设计方法进行了讨论，但在关于滤波器性能的一些细节优化设计方面，并未深入探讨。
本文在环路滤波器设计基础上，探讨针对环路锁定时间和输出噪声等方面的优化设计，并通过仿真验证优化设计的正确性。
电荷泵锁相环的模型研究和电路设计
电荷泵锁相环的模型研究和电路设计电荷泵锁相环的模型研究和电路设计引言电荷泵锁相环（Charge Pump Phase-Locked Loop，简称CPPLL）是一种常见的时钟和数据恢复电路，在通信系统、数字信号处理和时钟同步等领域中得到广泛应用。
CPPLL通过频率合成技术，从输入信号中恢复出稳定的输出时钟信号，以及实现数据的同步。
本文将对CPPLL的模型研究和电路设计进行详细探讨。
一、CPPLL的模型研究1.1 基本原理CPPLL主要由锁相环（Phase-Locked Loop，简称PLL）和电荷泵（Charge Pump，简称CP）两部分组成，其中PLL为反馈控制系统，CP为频率合成电路。
在正常工作状态下，PLL将输入参考信号与VCO输出信号进行比较，通过反馈调整VCO的频率，使其与输入信号保持同步。
CP则将比较器输出的误差信号转换为电荷，供给VCO控制电压，进一步调整频率。
1.2 CP的建模为了实现对CP的性能分析和优化设计，需要建立准确的数学模型。
根据CP的工作原理和电流输送特性，可将CP抽象为阻值为R的电流源、电容为C的电容器以及倍增系数为g的放大器。
由此，CP的数学模型可以表示为：Icp = g(Vref - Vosc)其中，Icp为CP输出电流，Vref为参考电压，Vosc为VCO的控制电压。
1.3 PLL的建模PLL是一个典型的反馈系统，可以通过模型进行性能分析。
通常，PLL的模型分为开环模型和闭环模型。
开环模型将环路中的各个部分分离开来，主要包括VCO、相位检测器（Phase Detector，简称PD）和低通滤波器（LPF）。
闭环模型则将这些部分结合在一起，形成一个完整的反馈系统。
对于频率合成功能，主要关注闭环模型。
在闭环模型中，可以得到PLL的传输函数，进一步分析系统的带宽、稳定性等性能指标。
二、CPPLL的电路设计2.1 VCO设计VCO是CPPLL中至关重要的一部分，其频率范围和调节范围决定了CPPLL的性能。
CMOS电荷泵锁相环的研究与设计
摘要电荷泵锁相环(Charge Pump Phase-Locked Loop, CPPLL)是一个可以实现高精度输出时钟的闭环反馈系统，其输出时钟具有高频率、高精度和低抖动等优点，成为现代通信系统不可或缺的一部分。
随着集成电路(Integrated Circuit, IC)工艺技术和封装技术发展，芯片的规模越来越大，尺寸越来越小，对电荷泵锁相环的面积、功耗、抖动等提出了更高的要求。
基于此，本文采用SMIC 0.18μm CMOS工艺设计一种应用于以太网通信芯片中的电荷泵锁相环电路。
主要内容如下：首先，在分析电荷泵锁相环中关键子模块以及系统工作原理的基础上，根据设计指标规划各模块指标参数。
采用Verilog-A代码构建数学模型，通过行为级仿真验证指标规划的合理性。
仿真结果表明，电荷泵锁相环系统的相位裕度为69.8°，环路带宽为1.2MHz，锁定时间为12.8μs。
其次，基于SMIC 0.18μm CMOS工艺，设计了一种为电荷泵锁相环系统提供偏置的带隙基准电路；仿真结果表明，在-40°C~125°C的温度范围内，带隙基准的输出电压为1.2V，温度系数为9.41ppm/°C。
设计了一种为电荷泵锁相环系统提供电源电压的无片外电容线性稳压器电路；仿真结果表明，线性稳压器的输出电压为1.8V，负载调整率为0.12mV/mA，线性调整率为6.8mV/V。
最后，采用改进型的差分输入结构设计了一种能消除“死区效应”的鉴频鉴相器；采用共源共栅电流源、传输门和运放设计了一种低失配电流电荷泵；采用Replica 反馈偏置技术和对称负载差分延迟单元设计了一种低相位噪声的环形压控振荡器；采用D触发器和数字逻辑门设计了一种具备自启动能力的5分频电路。
在此基础上，采用SMIC 0.18μm CMOS工艺设计了一种参考信号频率为25MHz，输出信号频率为125MHz的电荷泵锁相环。
仿真结果表明，鉴频鉴相器的复位延时为313ps，电荷泵电流失配率为2%，压控振荡器的相位噪声为-108dBc/Hz@1MHz；系统锁定时间为13μs，锁定时的控制电压为0.871V，输出时钟抖动为251.4ps。
有源环路滤波器的设计
有源环路滤波器的设计潘阳卉;程龙宝;杨振【摘要】针对双端输入的有源环路滤波器,对其设计方法进行了论述.在理论分析的基础上,得到跳频系统最优的有源环路滤波器阶数,并结合鉴相器、运算放大器等非理想因素的影响,给出工程上实用的滤波器结构.简单介绍了如何选择运放芯片,理论分析了单位增益带宽、压摆率和等效输入噪声电压等运放参数,对锁相环系统的稳定性、跳频时间和相位噪声等指标的影响,给出的实验测试结果与理论分析一致.【期刊名称】《无线电工程》【年(卷),期】2018(048)007【总页数】4页(P606-609)【关键词】频率合成;有源环路滤波器;阶数;运算放大器【作者】潘阳卉;程龙宝;杨振【作者单位】上海航天电子技术研究所, 上海 201109;上海航天电子技术研究所, 上海 201109;上海航天电子技术研究所, 上海 201109【正文语种】中文【中图分类】TN740 引言锁相环是现代频率合成的主流技术，其由鉴相器、环路滤波器和压控振荡器组成[1]。
环路滤波器是锁相环频率合成器系统的重要组成部分，本身有时域积分、频域低通滤波的作用，可以滤除鉴相器输出的比较电压中的杂波成分，更重要的是在鉴相器和压控振荡器设计完成时，通过调节环路滤波器参数可以控制整个锁相环的性能，所以其设计的好坏决定了该系统的相位噪声、杂散和跳频时间等重要指标[2]。
按其组成电路可分为完全由阻容元件组成的无源环路滤波器和含有有源器件(运算放大器)的有源环路滤波器。
当鉴相器的输出电压不能满足VCO压控端要求时，必须采用有源环路滤波器，而有源环路滤波器阶数的选择和运放芯片的选择鲜少有人进行专门介绍，本文分别从理论和实际分析有源环路滤波器阶数和运放芯片参数对锁相环的影响。
1 有源滤波器的结构有源环路滤波器的结构可根据不同鉴相器[3]的输出分为单端输入和双端输入2种，分别如图1和图2所示。
市场上采用电荷泵结构的鉴相器，输出多为单端形式，如频率合成器芯片AD4106的鉴相输出等，也有一些芯片未采用电荷泵结构直接双端输出比较电压[4]，如超低相噪指标的鉴频鉴相器芯片HMC440QS16G等。
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基于电荷泵锁相环的有源环路滤波器的设计刘健余【摘要】Loop filter is a key module of the phase-locked loop,it often uses active filter to tune the broadband high-voltage VCO.The paper discusses the basic principles of charge-pump phase-locked loop,then analyzes the structure of the active loop filter and the effects of filter to PLL performance,and derivates the design methods of an active loop filter parameters.The third-order active loop filter is designed according to the subject,and simulated the phase-locked loop system performance using ADS tools,the results coincide with the theory.The experimental results show that the designed filter can satisfy the requirements of the subject,and verify the correctness of this method.%环路滤波器是锁相环中的一个关键模块,对宽带高压VCO进行调谐时,常采用有源滤波器。
在论述了电荷泵锁相环基本原理的基础上,对有源环路滤波器的结构以及滤波器对锁相环性能的影响进行了分析,推导出有源环路滤波器参数的设计方法。
根据课题设计了三阶有源环路滤波器,用ADS工具对锁相环系统性能进行仿真,仿真结果与理论相吻合。
实验结果表明,所设计的滤波器满足了课题的要求,验证了本方法的正确性。
【期刊名称】《山西电子技术》【年(卷),期】2012(000)003【总页数】4页(P13-15,29)【关键词】电荷泵锁相环;有源环路滤波器;相位裕度;环路带宽【作者】刘健余【作者单位】桂林电子科技大学研究生学院,广西桂林541004【正文语种】中文【中图分类】TN92电荷泵结构的锁相环(CPLL)具有易于集成、低功耗、无相差锁定、低抖动等优点［1］，因而得到广泛应用。
环路滤波器(LPF)是电荷泵锁相环电路的重要部分，其决定了锁相环的基本频率特性。
由于有源器件会引入的相位噪声，因此一般情况下采用无源滤波器作为环路滤波器。
但是对宽带高压VCO调谐时，须采用有源环路滤波器以提供较高的输出电压。
通常有源环路滤波器常选择二阶以上，采用多阶极点可以改善有源滤波器的性能［2］。
此外，高阶环路滤波器可在保证相同的鉴相杂散抑制的同时，可以允许更宽的环路带宽和更高的鉴相频率，降低了分频比，从而改善锁相环的带内相位噪声性能。
因此，研究有源环路滤波器的设计有着重要的意义。
1 电荷泵锁相环基本原理电荷泵锁相环结构如图1所示，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。
鉴频鉴相器比较两个信号的相位与频率差，并产生控制信号给电荷泵，然后电荷泵相应地给环路滤波器充放电，此时压控振荡器输出频率正比于环路滤波器上的控制电压，最终使参考时钟fr与分频器的输出信号同频同相，即压控振荡器的输出信号频率f0为参考时钟频率的N倍。
即如果输入信号的带宽为Br，那么最终得到的输出信号带宽B0为参考源输入带宽Br的N倍。
即图1 电荷泵锁相环结构图电荷泵锁相环本质上是一个离散时间采样的动态系统，当环路带宽远远小于参考时钟频率时，可以采用连续时间近似;当相位误差在PFD的鉴相范围内时，可以采用线性近似。
那么当电荷泵锁相环处于相位锁定过程时，就可得到一个线性连续时间相位模型，如图2所示。
图2 电荷泵锁相环的相位模型其中Kd是PFD和电荷泵一起构成的鉴相器增益，并有Kd=Icp/2π，Icp为电荷泵的充放电电流，Kvco为压控振荡器的增益，N为分频器的分频比，Z(s)为环路滤波器的传输函数。
设计中锁相环路起到了倍频的作用，参考输入的噪声由于倍频而恶化。
Sφ，ref(f)为参考输入的噪声功率谱密度，Sφ，out(f)经过锁相环路倍频后输出噪声功率谱密度，根据信号理论，可得［3］:其中，H(f)是锁相环的闭环传递函数:开环增益G(f)=KdKVCOZ(f)/j2π是在频域上单调递减，因此呈现低通特性，低通截止频率为fc，等于锁相环的环路带宽。
在环路带内较小的偏离频率范围f≪fc处有，此时参考输入噪声影响锁相环输出信号的相位噪声。
从公式(3)中，可知参考信号输入的相位噪声与杂散由于锁相环路倍频而恶化20lgN(dB)，因而分频比不宜过大，而较低的分频比也意味着更高的频率分辨率和改善的锁定速度;另一方面，当分频比较低时，DDS的输出频率带宽需要足够大，这必然会增大输出杂散和相位噪声。
2 有源环路滤波器的设计通常用于锁相环的有源环路滤波器包括简单增益型和反馈型两种，在实际工程中多采用简单增益型，常见的为二阶和三阶滤波器。
2.1 二阶有源环路滤波器的设计常用二阶有源环路滤波器电路如图3所示，Icp是电荷泵输出，uo是VCO的控制电压。
该电路一般应用于带宽较宽的场合，通过环路带宽和相位裕度可计算得到滤波器参数。
图3 二阶有源环路滤波器电路图经分析可得，二阶有源环路滤波器的传递函数为:式中因此，可得锁相环开环环路传递函数:将s=jw代入上式，则锁相环开环环路频率响应函数为:从(7)式可得到锁相环开环环路传递函数的相位裕度为:求相位裕度对w的微分，并令dφc/dw=0，可求出对应最大相位裕度的环路带宽wc。
根据环路带宽wc和相位裕度φc，由(10)、(11)式可求出τ1和τ2的值:根据VCO控制电压，确定A=1+Rb/Ra的值，再由式［4］(12)～(15)可求得环路滤波器的参数。
2.2 三阶有源环路滤波器的设计在实际应用中，有源环路滤波器一般都在二阶以上，原因是有源器件运算放大器会使输出信号增加额外的相位噪声，采用多阶极点可以改善有源滤波器的性能。
一般在VCO的前一级添加一个串联电阻和一个并联电容。
该电路为环路增加了一个低通极点，可以对不需要的杂散噪声进行衰减。
常用的三阶环路滤波器如图4的(a)、(b)所示。
图4 三阶有源环路滤波器电路图经分析可得，图4中二种形式的三阶有源环路滤波器的传递函数均为:式中锁相环开环环路传递函数:将s=jw代入上式，则锁相环开环环路频率响应函数为:从(18)式可得锁相环开环环路传递函数的相位裕度为:求相位裕度对w的微分，并令dφ/dw=0，可求出对应最大相位裕度的环路带宽wc。
令τ3= τ1·T31其中T31为τ3和τ1的比值，对于有源环路滤波器常取值2.5。
确定环路带宽wc 和相位裕度φc后，由式［5］(21)～(23)可求得τ1、τ2和τ3的值。
求得τ1、τ2和τ3的值后，根据VCO控制电压，确定A=1+R4/R3的值，再由式(24)～(29)可得环路滤波器的参数。
为了使锁相环的整体性能达到最佳，应该选择合适的相位裕度、环路带宽，并通过这些参数来确定环路滤波器的具体数值。
相位裕度和系统的稳定性密切相关，一般选择在40°～55°之间。
理论上相位裕度为48°的时候有最小的锁定时间，50°的相位裕度有最小的RMS相位误差［6］。
更大的相位裕度能够减小环路滤波器的峰值响应，但是增加了锁定时间。
环路带宽是环路滤波器最重要的参数，如果选择的环路带宽太小会改善参考杂散和RMS相位误差，但是却增加锁定时间;选择的环路带宽太大将会改善锁定时间，但会增加参考杂散和RMS相位误差，因此选择的环路带宽既要满足锁定时间的要求，又要选择一个频率使PLL噪声等于VCO噪声，从而使RMS相位误差设计最佳。
考虑设计使参考杂散最小，环路带宽越小，杂散越低。
3 Chirp超宽带信号源的有源环路滤波器设计与实现本设计目标是产生中心频率是640 MHz，带宽是160 MHz，即560 MHz～720 MHz的Chirp超宽带信号，分数比为25%，T为1 μs。
采用结合DDS和PLL技术来构建Chirp超宽带源，首先通过外部控制DDS产生70 MHz～90 MHz的线性调频信号，然后通过锁相环进行8倍频得到Chirp超宽带信号。
VCO选用的是V637ME02－LF，它的调控电压范围是0.5 V～10 V，相应的560 MHz～720 MHz的Chirp超宽带信号调控电压范围是3 V～6.5 V。
由于VCO的控制电压较高，设计时采用有源环路滤波器。
本设计的锁相环为宽带跟踪环，指标是环路带宽2 MHz，相位裕度48°，分频比为8，电荷泵电流4 mA，A=4。
利用上述方法设计的三阶有源滤波器用于该锁相环，元件参数值如表1所示。
表1 三阶有源滤波器的元件参数值C1 C2 R2 Ra Rb Rc C3 17.1 pF 85.5 pF1.854 nF 110 Ω 1 kΩ 3 kΩ 1.28 kΩ用Agilent公司的ADS软件进行系统仿真，如图5和图6所示，该电荷泵锁相环的环路带宽为1.995 MHz，相位裕度47.965°。
可见仿真结果与设计指标比较接近，证明这个3阶有源环路滤波器的设计方法是可行的。
经过实验，在安捷伦频谱仪E4440A中测得DDS输出信号频谱和Chirp超宽带信号频谱。
DDS输出信号的频谱范围为70 MHz～90 MHz，扫频带宽为20 MHz。
Chirp超宽带信号频谱范围为560 MHz～720 MHz，扫频带宽为160 MHz。
信号源的输出信号频谱质量好，频带内谱线比较平坦，波动范围小，这得益于锁相环工作良好，因此设计的3阶有源环路滤波器是符合要求的。
图5 4阶锁相环的开环和闭环频率响应图图6 4阶锁相环的开环波特图4 结束语电荷泵锁相环以其优越的性能被广泛地研究与应用，本文在分析电荷泵锁相环基本原理的基础上，根据系统对环路带宽和相位裕度等指标的要求，论述了二阶有源环路滤波器的基本设计方法，并进一步讨论了三阶有源环路滤波器的设计方法，以具体实例分析计算出三阶有源低通滤波器环路参数。
最后，并且利用Agilent公司的ADS软件进行了由此组成的电荷泵锁相环的性能仿真，给出了锁相环的频率响应曲线。
实验结果表明，锁相环工作良好，所设计的3阶有源环路滤波器达到了预期的结果。