实验二硬件描述语言(VerilogHDL)软件基本使用方法综述
Verilog HDL硬件描述语言实验报告
Verilog HDL实验报告学院：应用科学学院班级：电科13-2班姓名：学号：实验一组合逻辑电路设计（1）实验目的(1)熟悉FPGA设计流程；(2)熟悉DE2开发板的基本元件使用(开关、发光二极管)；(3)学习基本组合逻辑元件的Verilog HDL设计以及实现(数据选择器)；(4)掌握连续赋值语句使用；实验内容本实验的目的是学习如何连接一个简单的外部输入、输出器件到FPGA 芯片以及如何在FPGA器件上实现逻辑电路控制简单外部器件。
考虑使用DE2开发板上拨动开关SW17-0(toggle Switch)作为电路的输入。
使用发光二极管(Light Emitt-ing Diodes，LEDs)和7段显示数码管(7-segment Display)作为电路的输出。
第1部分连续赋值语句步骤1、新建Quartus II工程，选择Cyclone II EP2C35F672C6作为目标芯片，该芯片是DE2开发板上的FPGA芯片；2、编写Verilog HDL代码加入到Quaruts II工程；3、引脚分配，并编译工程该工程；4、将编译好的电路下载到FPGA器件。
扳动拨动开关观察相应的发光二极管显示，验证电路功能是否正确；代码module part1(input wire[2:0]SW,output wire LEDR);wire r_g,s_g,qa,qb;and u1(r_g, SW[0], SW[1]);and u2(s_g, SW[1], SW[2]);nor u3(qa, r_g, qb);nor u4(qb, qa, s_g);assign LEDR = qa;endmodule第2部分简单的数据选择器步骤1 .新建Quartus II工程；2.在工程中加入8位宽的2选1数据选择器Verilog HDL代码。
使用DE2开发板上的SW17作为输入s，开关SW7-0作为输入X，SW15-8作为输入Y。
实验讲义verilogQuartusII软件的使用资料
《硬件描述语言及应用》实验讲义2015-2016年度第二学期实验一、EDA软件使用一、实验目的：1、掌握MAX+PLUS Ⅱ软件的使用；2、掌握文本编辑器和波形编辑器的使用。
二、实验仪器微机一台。
三、实验原理1、MAX+PLUS Ⅱ软件MAX+PLUS II 9.3界面友好，使用便捷，被誉为业界最易学易用的EDA 软件。
支持原理图、VHDL和Verilog语言文本文件，以及波形与EDIF等格式的文件作为设计输入，并支持这些文件的任意混合设计。
MAX+PLUS II 具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。
在适配之后，MAX+PLUS II生成供时序仿真用的EDIF、VHDL和Verilog 三种不同格式的网表文件。
MAX+PLUS II支持主流的第三方EDA工具，如Synopsys、Cadence、Synplicity、Mentor、Viewlogic、Exemplar和Model Technology等。
MAX+PLUS II支持除APEX20K系列之外的所有Altera FPG/CPLD 大规模逻辑器件。
2、Verilog语言简介(1) 什么是Verilog HDLVerilog HDL是硬件描述语言的一种，用于数字电子系统设计。
它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。
它是目前应用最广泛的一种硬件描述语言之一。
(2) Verilog HDL的历史Verilog HDL是在1983年由GDA（GateWay Design Automation）公司的Phil Moorby首创的。
Phil Moorby后来成为Verilog-XL的主要设计者和Cadence公司（Cadence Design System）的第一个合伙人。
在1984年～1985年，Moorby设计出了第一个关于Verilog-XL的仿真器，1986年，他对Verilog HDL的发展又做出了另一个巨大贡献：即提出了用于快速门级仿真的XL 算法。
Verilog HDL 实验报告
Verilog实验报告班级：学号：姓名：实验1 :用 Verilog HDL 程序实现直通线1 实验要求：(1) 编写一位直通线的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 建议用模式 52 试验程序：module wl(in,out);input in;output out;wire out;assign out=in;endmodule3 测试基准：`include “wl.v”module wl_tb;reg in_tb;wire out_tb;initialbeginin_tb =0;#100 in_tb =1;#130 in_tb =0;endendmodule4 仿真图形：实验2 ：用 Verilog HDL 程序实现一位四选一多路选择器1实验要求:(1) 编写一位四选一多路选择器的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4)建议用模式 52 试验程序：module mux4_to_1 (out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3;input s1, s0;reg out;always @ (s1 or s0 or i0 or i1 or i2 or i3)begincase ({s1, s0})2'b00: out=i0;2'b01: out=i1;2'b10: out=i2;2'b11: out=i3;default: out=1'bx;endcaseendendmodule3 测试基准：`include "mux4_to_1.v"module mux4_to_1_tb1;reg ain,bin,cin,din;reg[1:0] select;reg clock;wire outw;initialbeginain=0;bin=0;cin=0;din=0;select=2'b00;clock=0;endalways #50 clock=~clock;always @(posedge clock)begin#1 ain={$random} %2;#3 bin={$random} %2;#5 cin={$random} %2;#7 din={$random} %2;endalways #1000 select[0]=!select[0];always #2000 select[1]=!select[1];mux4_to_1 m(.out(outw),.i0(ain),.i1(bin),.i2(cin),.i3(din),.s1(select[1]),.s0(select[0])); endmodule4 仿真图形：实验3：用 Verilog HDL 程序实现十进制计数器1实验要求:(1) 编写十进制计数器的 Veirlog HDL 程序. 有清零端与进位端, 进位端出在输出为 9 时为高电平.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2 实验程序：module counter_10c (Q, clock, clear, ov);output [3:0] Q;output ov;input clock, clear;reg [3:0] Q;reg ov;initial Q=4'b0000;always @ (posedge clear or negedge clock)beginif (clear)Q<=4'b0;else if (Q==8)beginQ<=Q+1;ov<=1'b1;endelse if (Q==9)beginQ<=4'b0000;ov<=1'b0;endelsebeginQ<=Q+1;ov<=1'b0;endendendmodule3 测试基准：`include"./counter_10c.v"module counter_10c_tb;wire[3:0] D_out;reg clk,clr;wire c_out;reg[3:0] temp;initialbeginclk=0;clr=0;#100 clr=1;#20 clr=0;endalways #20 clk=~clk;counter_10c m_1(.Q(D_out),.clear(clr),.clock(clk),.ov(c_out)); endmodule4 仿真波形：实验4 ：用 Verilog HDL 程序实现序列检测器1 实验要求:、(1) 编写序列检测器的 Veirlog HDL 程序. 检测串行输入的数据序列中是否有目标序列5'b10010, 检测到指定序列后, 用一个端口输出高电平表示.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2试验程序：module e15d1_seqdet( x, z, clk, rst);input x,clk, rst;output z;reg [2:0] state;wire z;parameter IDLE = 3 'd0,A = 3'd1,B = 3'd2,C = 3'd3,D = 3'd4,E = 3'd5,F = 3'd6,G = 3'd7;assign z =(state==D && x==0)?1:0;always @(posedge clk or negedge rst)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE: if(x==1)state<=A;else state<=IDLE;A: if (x==0)state<=B;else state<=A;B: if (x==0)state<=C;else state<=F;C: if(x==1)state<=D;else state<=G;D: if(x==0)state<=E;else state<=A;E: if(x==0)state<=C;else state<=A;F: if(x==1)state<=A;else state<=B;G: if(x==1)state<=F;else state <=G;default: state<=IDLE;endcaseendmodule３测试基准：`include"e15d1_seqdet.v"`timescale 1ns/1ns`define halfperiod 20module e15d1_seqdet_tb;reg clk, rst;reg [23:0] data;wire z;reg x;initialbeginclk =0;rst =1;#2 rst =0;#30 rst =1;data= 20 'b1100_1001_0000_1001_0100;#(`halfperiod*1000) $stop;endalways #(`halfperiod) clk=~clk;always @ (posedge clk)begin#2 data={data[22:0],data[23]};x=data[23];ende15d1_seqdet m(.x(x),.z(z),.clk(clk),.rst(rst)); endmodule４仿真波形：。
Verilog HDL使用简介
Shandy @ IME of Tsinghua Univ. 2004
什么是Verilog HDL?
Verilog HDL是一种硬件描述语言，用于从算 法级、结构级、门级到开关级的多种抽象设计 层次的数字系统建模。
被建模的数字系统对象的复杂性可以介于开关
级电路（例如pmos/nmos）、简单的门（例如 库单元描述）和完整的复杂电子数字系统之间 （例如CPU）
Top = 3'b001; #2 Top = 3'b011 ;
end
在Verilog HDL中有两种形式的注释： /*第一种形式:可以扩展至 多行*/ //第二种形式:在本行结束。
Shandy @ IME of Tsinghua Univ. 2004
Verilog HDL语法 － 值集合
Verilog HDL有下列四种基本的值：
Verilog HDL使用简介
张建良 shandy98@
数字大规模集成电路讲义
Shandy @ IME of Tsinghua Univ. 10/11/2004
提纲
什么是Verilog HDL? Verilog HDL vs. VHDL Verilog HDL语法 设计描述层次 设计的测试与验证 可综合的设计 有限状态机（FSM) 一个除法器的设计实例 常用仿真器和综合软件 网络资源
1) 0：逻辑0或“假”
2) 1：逻辑1或“真” 3) x：未知 4) z：高阻 在门或一个表达式的输入中有为“z”的值则输出通常解释成“x”。 此外， x值和z值都是不分大小写的。 Verilog HDL中的常量是由以上这四类基本值组成的。
Shandy @ IME of Tsinghua Univ. 2004
Verilog HDL 实验报告
实验一Modelsim仿真软件的使用一、实验目的（1）熟悉Modelsim 软件（2）掌握Modelsim 软件的编译、仿真方法（3）熟练运用Modelsim 软件进行HDL 程序设计开发二、实验内容1、实验要求用Verilog HDL 程序实现一个异或门，Modelism仿真，观察效果。
2、步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真3、方法moduleyihuo (a,b,c);inputa,b;output c;assign c=a^b;endmodule测试程序：module t_yihuo;reg a,b;wire c;initialbegina=0;forever #20 a=~a;endinitialbeginb=0;forever #30 b=~b;endyihuou1(a,b,c);endmodule二、实验结果波形图：三、分析和心得通过这次的实验，我基本熟悉Modelsim软件，掌握了Modelsim软件的编译、仿真方法。
同时在编写程序的过程中，加深了我对课上所讲的HDL的语法的认识。
实验二简单组合电路设计一、实验目的（1）掌握基于Modelsim的数字电路设计方法（2）熟练掌握HDL 程序的不同实现方法二、实验内容1、实验要求设计一个三人表决器（高电平表示通过），实验内容如下：（1）三个人，一个主裁判，两个副裁判；（2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。
使用 Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真。
2、方法module test(a,b,c,s);inputa,b,c;output s;assign s=c|(b&a);endmodulemodulet_test;rega,b,c;wire s;initialbegina=0;forever#10 a=~a;endinitialbeginb=0;forever #20 b=~b;endinitialbeginc=0;forever#40 c=~c;endtest u1(a,b,c,s);endmodule三、实验结果四、分析和心得通过本次实验，我掌握基于Modelsim的简单数字电路设计方法，且尝试了用不同方法实现功能，三人表决器可以通过testbench测试程序实现，也可以利用always模块实现，可见程序的设计思想是很重要的。
3.Verilog_HDL硬件描述语言
的结束都属于注释语句
Verilog HDL基本语法
标识符
注释
格式 数字值集合
数据类型
运算符和表达式 条件语句 Case语句
格式
Verilog HDL是区分大小写的，即大小写不同的标识
符是不同的 Verilog书写格式自由，一条语句可多行书写；一行可 写多个语句 空白（新行、制表符、空格）没有特殊意义 如 与 是一样的
1.Verilog HDL概述
1.5 Verilog HDL与 C语言
虽然Verilog的某些语法与C语言接近，但存在本 质上的区别 •Verilog HDL是一种描述硬件的语言，最终是为 了产生实际的硬件电路或对硬件电路进行仿真。 •C语言是一种软件语言，是控制硬件来实现某 些功能 利用Verilog编程时，要时刻记得Verilog是硬件语 言，要时刻将Verilog与硬件电路对应起来
2.Verilog HDL建模概述
结构化描述方式例2：两位全加器
两位全加器结构示意框图
2.Verilog HDL建模概述
两 位 全 加 器 代 码 注意： .A(FA[1])的含义
2.Verilog HDL建模概述
2.7 三种建模方式
数据流描述方式
通过对数据流在设计中的具体行为的描述来建模
2.Verilog HDL建模概述
2.7 三种建模方式
行为描述方式
采用对信号行为级的描述（不是结构级的描述）的方
法来建模 一般采用initial块语句或always块语句 通常采用行为级的运算符如加法（+），减法（-）运 算符等
2.Verilog HDL建模概述 行为描述方式例1
verilog hdl实验报告
verilog hdl实验报告《Verilog HDL实验报告》Verilog HDL（硬件描述语言）是一种用于描述电子系统的硬件的语言，它被广泛应用于数字电路设计和硬件描述。
本实验报告将介绍Verilog HDL的基本概念和使用方法，并通过实验展示其在数字电路设计中的应用。
实验目的：1. 了解Verilog HDL的基本语法和结构2. 掌握Verilog HDL的模块化设计方法3. 熟悉Verilog HDL的仿真和综合工具的使用实验内容：1. Verilog HDL的基本语法和结构Verilog HDL是一种硬件描述语言，其语法和结构类似于C语言。
它包括模块定义、端口声明、信号赋值等基本元素。
在本实验中，我们将学习如何定义Verilog模块，并使用端口声明和信号赋值描述数字电路的行为。
2. Verilog HDL的模块化设计方法Verilog HDL支持模块化设计，可以将复杂的电路分解为多个模块，每个模块描述一个子电路的行为。
在本实验中，我们将学习如何设计和实现Verilog模块，并将多个模块组合成一个完整的数字电路。
3. Verilog HDL的仿真和综合工具的使用Verilog HDL可以通过仿真工具进行功能验证，也可以通过综合工具生成实际的硬件电路。
在本实验中，我们将使用Verilog仿真工具对设计的数字电路进行功能验证，并使用综合工具生成对应的硬件电路。
实验步骤：1. 学习Verilog HDL的基本语法和结构2. 设计一个简单的数字电路，并实现Verilog模块描述其行为3. 使用仿真工具对设计的数字电路进行功能验证4. 使用综合工具生成对应的硬件电路实验结果：通过本实验，我们学习了Verilog HDL的基本概念和使用方法，并成功设计和实现了一个简单的数字电路。
我们使用仿真工具对设计的数字电路进行了功能验证，并使用综合工具生成了对应的硬件电路。
实验结果表明，Verilog HDL在数字电路设计中具有重要的应用价值。
VerilogHDL硬件描述-2
数字表达方式有以下三种:
1) [size] 'base value：这是一种全面的描述方式。 size ：位宽，定义了以位(bit) 计的常量的位宽,位宽以十进制数字表示； 如：一个4位二进制数的位宽为4； 一个4位十六进制数的位宽为16(每十六进制数用4位二进制数表示)。 base：为o或O，b或B，d或D，h或H之一； value：base进制下的常量的数值。 2) 'base value：数的位宽采用缺省位宽(由具体的机器系统决定,但至少32位)。 3) Value：在这种描述方式中,采用缺省进制十进制。
wire或者reg向量名[常数表达式1:常数表达式2]
reg [5:0] State; wire [0:3] Prt； State [4:1] Prt [3:2] //寄存器部分选择。 //线网部分选择。
2013年7月25日
15
存储器
通过对reg型变量建立数组来对存储器建模。
reg [n-1:0] 存储器名[m-1:0]；
2013年7月25日
2
整数
例：
4'b1111 12'habc 16'd255 (2+3)„b10 'hc3 'o21 // This is a 4-bit binary number // This is a 12-bit hexadecimal number // This is a 16-bit decimal number. //非法:位长不能够为表达式 // This is a 32-bit hexadecimal number // This is a 32-bit octal number
参数（parameters）
verilog hdl 的编程方法
verilog hdl 的编程方法Verilog HDL（硬件描述语言）是一种用于描述数字电路的编程语言。
它是一种硬件描述语言，用于设计和模拟数字系统，如集成电路（IC）或系统级芯片（SoC）。
本文将介绍Verilog HDL的编程方法，以帮助读者更好地理解和使用该语言。
编写Verilog HDL代码时，需要遵循一定的结构和规范。
一个典型的Verilog HDL文件通常包括模块声明、输入输出端口定义、内部信号声明和逻辑实现等部分。
模块声明指定了模块的名称，输入输出端口定义了模块的接口，内部信号声明用于定义模块内部的信号，逻辑实现则描述了模块的功能。
在Verilog HDL中，模块内部的功能通常使用组合逻辑和时序逻辑来实现。
组合逻辑是指输出只依赖于输入的当前值，而不依赖于任何以前的状态。
时序逻辑则依赖于时钟信号和触发器的状态，输出会延迟一定的时间才会更新。
编写组合逻辑时，可以使用逻辑门、选择器和多路复用器等基本元件进行逻辑运算和信号选择。
编写时序逻辑时，需要考虑时钟边沿和触发器的使用，以确保正确的时序行为。
在Verilog HDL中，还可以使用模块实例化和层次结构来组织和重用代码。
模块实例化是指将一个模块作为另一个模块的子模块使用，以便在一个更高级别的设计中使用已有的模块。
层次结构则是指将模块按照层次关系组织起来，以便更好地管理和理解复杂的设计。
模块实例化和层次结构的使用可以提高代码的可读性和维护性。
Verilog HDL还支持分层设计和参数化设计。
分层设计是指将整个设计分为多个层次，每个层次负责不同的功能。
这样可以使设计更加模块化，便于调试和修改。
参数化设计是指使用参数来定义和配置模块的行为。
通过参数化设计，可以根据不同的需求生成不同的模块实例，提高代码的复用性和灵活性。
在Verilog HDL中，也可以使用测试台和仿真工具来验证设计的正确性。
测试台是一种用于生成输入和检查输出的测试环境，通过测试台可以模拟不同的输入情况，并验证输出的正确性。
硬件描述语言VerilogHDL基础
入zz x x x
CSLG
4、设计举例
试用Verilog语言的门级 元件描述2线-4线译码器.
E1
& Y0
//Gate-level description of a 2-to-4-
line decoder
module _2to4decoder (A1,A0,E,Y);
input A,B,E;
output [3:0] Y;
常量
格式为：<＋/－><位宽>’<基数符号><数 例值如>：3’b101、5’o37、8’he3，8’b1001_0011
实数型常量 十进制记数法 如： 0.1、2.0、5.67
科学记数法 如: 23_5.1e2、5E－4
23510.0、 0.0005
CSLG
❖Verilog允许用参数定义语句定义一个标识 符来代表一个常量，称为符号常量。
CSLG
CSLG
用Verilog HDL描述组合逻辑电路
用VerilogHDL描述组合逻辑电路
❖用VerilogHDL描述组合逻辑电路有三种不 同抽象级别：
▪ 门级描述 ▪ 数据流描述 ▪ 行为级描述
❖VerilogHDL描述的电路就是该电路的 VerilogHDL模型。
CSLG
•门级描述：
一般使用Primitive（内部元件）、自定义的下层模块对电 路描述。主要用于层次化设计中。
多输入端的或非门
多输入端的异或非门
多输出端的反相器
控制信号高电平有效的 三态反相器
控制信号低电平有效的 三态反相器
CSLG
Verilog 基本门级元件
and n-input AND gate
Verilog硬件描述语言Verilog HDL设计方法概述
建 模 能 力 的 比 较
1.4 Verilog HDL目前的应用情况 和适用的设计
在美国，在高层逻辑电路设计领域Verilog HDL和 VHDL的应用比率是60％和40％，在其它地区各为 50％。Verilog HDL是专门为复杂数字逻辑电路和 系统的设计仿真而开发的，本身就非常适合复杂 数字逻辑电路和系统的仿真和综合。由于Verilog HDL在其门级描述的底层，也就是在晶体管开关的 描述方面比VHDL有强得多得功能，所以即使是 VHDL的设计环境，在底层实质上也是由Verilog HDL描述的器件库所支持的。
近年来，FPGA和ASIC的设计在规模和复杂度 方面不断取得进展，而对逻辑电路及系统的设 计的时间要求却越来越短。这些因素促使设计 人员采用高水准的设计工具，如：硬件描述语 言(Verilog HDL或VHDL)来进行设计。
1.5.2. Verilog HDL设计法与传统的电路 设计法与传统的电路 原理图输入法的比较
采用电路原理图输入法进行设计，具有设计 的周期长，需要专门的设计工具，需手工布线等 缺陷。 而采用Verilog HDL设计时具有以下优点： 1、设计者可以在非常抽象的层次上对线路进 行描述而不必选择特定的制造工艺。逻辑综合工 具可以将设计自动转换成任意一种制造工艺版图。 如果出现新的制造工艺，设计者不必对电路进行 重新设计，只要将RTL级描述输入综合工具，即可 生成针对新工艺的门级网表。（工艺无关性）。
硬核(Hard Core) 在某一种专用半导体集成电路 工艺的（ASIC）器件上实现的经验证是正确的 总门数在5000门以上的电路结构掩膜，称之为 “硬核”。 为了逻辑电路设计成果的积累，和更快更好地 设计更大规模的电路，发展软核的设计和推广 软核的重用技术是非常有必要的。新一代的数 字逻辑电路设计师必须掌握这方面的知识和技 术。
Verilog基本操作.doc
Verilog-HDL仿真软件ModelSim 的基本操作Verilog-HDL与CPLD/FPGA设计应用讲座第 4 讲Verilog-HDL仿真软件的基本操作4.1 建立新的工程文件4.2 一个最简单的仿真实例在本讲以Xilinx WebPACK 4.1 ModelSim XE Starter为例，说明仿真软件的基本操作。
4.1 建立新的工程文件启动Xilinx WebPACK 4.1 ModelSim XE Starter后，选中【File】菜单中的【New】菜单项，然后选择【Project】选项。
如图1所示。
图1 建立一个新的工程文件单击后，在弹出的对话框内适当填写工程文件名，如图2所示。
单击【OK】后，一个新的工程文件就建立了。
图2 工程文件名称及位置的填写4.2一个最简单的仿真实例［To top］下面，用一个"与"运算的仿真应用例子来说明ModelSim XE仿真软件的操作过程。
通过这个最简单的例子，可以基本掌握该软件的使用方法。
编辑如下两个文件/* exp1-1.v */module AND2 ( A, B, OUT );input A, B;output OUT;and U1 ( OUT, A, B );endmodule/* fig1-9.tst */`timescale 1ns/1nsmodule AND2_TEST;reg A, B;wire OUT;AND2 AND2 (A, B, OUT);initial beginA = 0;B = 0;#100 A = 1;#100 A = 0; B = 1;#100 A = 1;#200 $finish;endendmodule第一个是与门逻辑的Verilog-HDL描述，第二个是相应的顶层模块（测试程序），将这两个文件拷贝到test的目录下，如图3所示。
图3 工作目录下的文件然后,在【Project】选项中单击鼠标右键,就弹出图4所示的快捷菜单。
实验二、Verilog HDL输入方法
实验二十六进制7段数码显示译码器设计
一、实验目的：
1、了解利用EDA 软件及开发系统进行可编程器件设计的一般流程；
2、掌握基本组合电路的Verilog/VHDL文本设计方法，及进行下载验证。
学习7段数码显示译码器的Verilog/VHDL硬件设计。
二、实验原理
译码器即是把输入的数据转换成对应的输出码。
例如：BCD 数至7 段显示译码器，要执行的操作就是把一个 4 位的BCD 码转换成7 个显示段码输出，以便在7 段数码管上显示出这个十进制数。
对如图2－1 所示7 段共阴数码管，要设计该译码器的必须条件，就是要列出输入码与输出码之间的对应关系即真值表。
如表2-1 所示，根据真值表可以直接用查表法来设计，应用Verilog/VHDL译码程序在FPGA中来实现。
该程序可按照教材中例3-2的case 语句表述方法。
如果要考虑表示小数点的发光管，需要增加段h，然后将LED7S 改为8位输出。
三、实验原理框图
四、实验任务
1、应用case 语句等编写Verilog/VHDL 七段显示器译码程序。
2、进行编辑、编译、综合、适配、仿真，给出所有信号的仿真波形（要求：用输入总线的方式给出输出信号的仿真波形）
3、硬件测试：选用LEDC，进行引脚锁定及硬件测试、验证译码器的工作状态和性能。
五、实验报告
1、预习报告：写出该实验的基本设计思路及源程序；
2、实验报告：写出经调试通过的实验程序及实验步骤、软件编译及仿真
分析、硬件测试和实验过程、程序分析报告、仿真波形图及结果分析。
使用Verilog进行硬件描述
使用Verilog进行硬件描述硬件描述语言（Hardware Description Language，简称HDL）是专门用于描述数字电路的语言，其中Verilog是一种常用的HDL。
本文将介绍如何使用Verilog进行硬件描述。
一、Verilog简介Verilog是一种硬件描述语言，用于描述和设计数字电路。
它具有丰富的语法和功能，可以灵活地描述各种类型的电路。
Verilog分为Verilog HDL和Verilog-A两种，本文主要介绍Verilog HDL。
二、Verilog的基本语法1. 模块声明Verilog中，通过使用`module`关键字进行模块声明。
模块由输入（Input）、输出（Output）和内部信号（Wire）组成。
例如：```module adder(input a, input b, output sum);// 模块的具体实现endmodule```2. 信号赋值Verilog中，使用`assign`关键字进行信号赋值。
例如：```assign sum = a + b;```3. 运算符Verilog支持各种运算符，包括算术运算符（+、-、*、/）、比较运算符（>、<、==、!=）和逻辑运算符（&&、||、!）。
例如：```assign c = a & b;```4. 时钟信号在Verilog中，时钟信号通常使用`always`关键字进行描述。
例如：```always @(posedge clk)begin// 在时钟上升沿执行的操作end```三、Verilog的应用1. 组合逻辑电路Verilog可以用于描述各种组合逻辑电路，如加法器、多路选择器等。
例如，下面的代码描述了一个4位全加器：```module full_adder(input a, input b, input c_in, output sum, output c_out);assign sum = a ^ b ^ c_in;assign c_out = (a & b) | (b & c_in) | (a & c_in);endmodule```2. 时序逻辑电路Verilog还可以描述时序逻辑电路，如触发器、时钟分频器等。
VerilogHDL教程
VerilogHDL教程verilog hdl教程一、Verilog HDL概述二、Verilog HDL语法1.模块定义和端口声明模块是Verilog HDL的基本单元，用于描述电路的结构和行为。
以下是一个简单的模块定义和端口声明的例子：module adderinput wire [3:0] a,input wire [3:0] b,output wire [3:0] sum//模块内部的逻辑和信号声明//...endmodule2.信号声明和赋值wire [3:0] a;reg [3:0] b;assign a = 4'b0110;b<=a;end3.组合逻辑和时序逻辑组合逻辑通过组合逻辑操作（如AND，OR，XOR等）来描述电路的行为。
时序逻辑通过时钟沿的触发条件来描述电路的行为。
以下是组合逻辑和时序逻辑的例子：//组合逻辑assign c = a & b;assign d = a ^ b;//时序逻辑if (reset) begine<=0;end else begine<=a+b;endend三、Verilog HDL用法1.模块实例化add4 adder_inst.a(a),.b(b),.sum(sum)2.仿真和验证Verilog HDL可以使用仿真工具进行仿真和验证。
常用的仿真工具包括ModelSim，Xilinx ISE和Cadence Incisive等。
仿真工具可以使用Verilog HDL代码来模拟和验证电路的功能和性能。
四、总结Verilog HDL是一种用于描述数字电路的硬件描述语言。
它提供了一种清晰，结构化的方式来描述电路的行为和结构。
通过模块化的设计和调试，Verilog HDL使设计人员能够更好地建模和分析复杂的电路。
它支持多种级别的抽象，如行为级，RTL级和门级，以满足不同层次的设计需求。
通过实例化已定义的模块和使用仿真工具，Verilog HDL可以方便地进行电路的仿真和验证。
《Verilog HDL硬件描述语言》实验教学大纲
《Verilog HDL硬件描述语言》实验教学大纲
课程代码：MICR3001
课程名称：Verilog HDL硬件描述语言
英文名称：Verilog HDL
实验室名称：微电子实验室
课程学时：72实验学时：18
一、本课程实验教学目的与要求
通过实验要求学生掌握用Verilog HDL硬件描述语言进行集成电路设计的流程和方法。
学会使用Max+plusⅡ，QuartusⅡ设计软件，掌握从HDL源代码的输入→编译→仿真→管脚锁定→下载全过程。
学会用ModelSim设计软件，用Verilog HDL编写测试码对设计模块进行仿真。
二、主要仪器设备及现有台套数
PC，现有35台; EDA实验箱，25套;
1、实验报告：有设计代码，仿真结果，管脚排列，验证结果。
2、考核方式：
（1）实验课的考核方式：教师验收评定成绩。
（2）实验课考核成绩:根据实验完成情况和实验报告是否完整确定，实验课成绩占课程总成绩的10%。
五、实验教材、参考书
1、教材：在编
2、参考书：J.Bhasker著，夏宇闻等译《Verilog HDL入门》.北京航空航天大学出版社.2008出版。
VerilogHDL基础实验可编程实验报告
可编程逻辑器件设计实验报告实验名称：第二部分：VerilogHDL基础实验实验目的：掌握Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间： 2014 年 06 月 19 日地点： 803实验室学生姓名：学号：实验名称：简单D触发器实验一简单D触发器1、实验步骤（1）创建工程启动New Project Wizard，创建一个工程。
（2）创建文件选择菜单File—>New—>Verilog HDL File，创建一个Verilog HDL文件，在Verilog HDL文件中编写能够完成实验功能的Verilog HDL代码。
（3）编译工程选择菜单Processing —>Start Compilation，或者单击按钮。
（4）观察RTL视图选择菜单Tools—>Netlist Viewers—>RTL Viewer即可生成RTL视图。
（5）仿真1）.创建VWF文件选择菜单File—>New—>Vector Waveform File2）. 设定“End Time”选择菜单Edit File—> End Time，在弹出的对话框中将Time设置为20us。
3）.在VWF文件中输入信号节点选择菜单View—>Utility Windows—>Node Finder，在出现的对话框中将Filter框中设置为Pins：all，再单击List按钮，从端口列表中选择需要观察的并拖到波形编辑窗口中。
4）.编辑输入信号波形5）.观察仿真结果选择菜单Processing—>Start Simulation，或者单击按钮，观察输出波形。
2. VerilogHDL代码module _DFF (clk,d,q);input clk,d;output q;reg q;always@ (posedge clk)beginq<=d;endendmodule3. RTL 视图4.仿真波形实验二同步置数的D触发器1.实验步骤（1）创建工程启动New Project Wizard，创建一个工程。
使用VerilogHDL进行数字逻辑设计、综合、仿真的步骤及工具软件使用简要说明[指南]
![使用VerilogHDL进行数字逻辑设计、综合、仿真的步骤及工具软件使用简要说明[指南]](https://img.taocdn.com/s3/m/236b285dce84b9d528ea81c758f5f61fb73628db.png)
使用V erilog HDL进行数字逻辑设计、综合、仿真的步骤及工具软件使用简要说明综合工具使用synplify pro 7.0仿真工具使用modelsim 5.5e (几个菜单排列与5.6有不同，文中有介绍)布局布线工具及时序仿真模型生成使用maxplusII 10.0一．写在开干之前1．涉及到的文件a．源程序(*.v)用户编写的用于描述所需电路的module (可能有多个文件，多个module相互调用)如果用于综合，则源程序内用于描述的V erilog语言必须是可综合风格的。
否则将只能做功能仿真（前仿真），而不能做综合后的仿真和时序仿真（后仿真）。
b．综合后的V erilog HDL 模型(网表) (*.vm)用综合工具synplify对a 进行综合后生成的电路的V erilog HDL 描述。
由synplify自动生成（必须在Implementation Option —Implementation results选项中选中write mapped verilog netlist后才会生成vm文件）。
此文件用于作综合后的仿真c．布局布线后生成的时序仿真模型(网表) (*.vo)文件使用maxplusII对设计进行布局布线之后，生成的带有布局布线及具体器件延迟特性等参数的电路模型的V erilog HDL描述。
要让maxplusII生成vo文件，必须在maxplusII的compile interface中选中verilog netlist writer。
此文件用于作时序仿真(后仿真)d．测试文件(*.v或*.tf)用户编写的V erilog HDL源程序。
用于测试源程序(a,b,c)中所描述电路。
在测试文件中调用被测试的module，生成被测点路所需的输入信号。
所用V erilog HDL语句不需要是可以综合的，只需语法正确。
如果被测试的模型为a，则对应的仿真为前仿真（功能仿真）如果被测试的模型为b, 则对应的仿真为综合后仿真如果被测试的模型为c, 则对应的仿真为后仿真2．强烈建议a．在写用于综合的源程序时，一个源程序文件里只写一个moduleb．源程序文件名与其内所描述的module名相同（如module myadder 文件名myadder.v）c．为了方便管理文件，为每一个设计都单独创建一个目录，目录内创建source, test子目录分别用于存放源程序（用于综合的）和测试文件。
实验二硬件描述语言(VerilogHDL)软件基本使用方法综述
编译通过后系统信息窗口：报告相关的使用芯片类型、使用的逻辑元素个数 等信息
⑷建立波形文件，设置相关端口信号，同实验一基本相同，设置之后保存波形文 件，重新进行编译。
⑸点击时序仿真按钮，进行仿真，观察结果可知完全符合数字选择电路功能。 这种通过Verilog HDL编程实现的功能与电路设计完成的功能完全相同。
⑷Verilog模块的结构特点 • Verilog程序是由若干模块构成的。每个模块的内容 都嵌在module和endmodule两个关键字之间；每个 模块实现特定的逻辑功能。 • 每个模块首先要进行端口定义，并说明输入和输出 口（input、output或inout），然后对模块的功能 进行定义。 • Verilog程序书写格式自由，一行可以写几个语句， 一个语句也可以分多行写，。 • 除了endmodule等少数语句外，每个语句的最后必 须有分号。 • 可用 /*……*/ 和 //……对Verilog程序作注释。 • Verilog程序书写区分大小写，关键字必须小写。
更多控制端口设置
lpm_counter计数器功能仿真波形
模24方向可控计数器电路
⑸Verilog 模块的模板
•module <顶层模块名> (<输入输出端口列表>); •output 输出端口列表; //输出端口声明 •input 输入端口列表; //输入端口声明 •/*定义数据，信号的类型，函数声明*/ •reg 信号名； •//逻辑功能定义 •assign <结果信号名>=<表达式>； //使用assign语句定义逻辑功能 •//用always块描述逻辑功能 •always @ (<敏感信号表达式>) • begin • //过程赋值 • //if-else，case语句 • //while，repeat，for循环语句 • //task，function调用 • end •//调用其它模块 • <调用模块名module_name > <例化模块名> (<端口列表port_list >); •//门元件例化 • 门元件关键字 <例化门元件名> (<端口列表port_list>); •endmodule
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⑸Verilog 模块的模板
•module <顶层模块名> (<输入输出端口列表>); •output 输出端口列表; //输出端口声明 •input 输入端口列表; //输入端口声明 •/*定义数据，信号的类型，函数声明*/ •reg 信号名； •//逻辑功能定义 •assign <结果信号名>=<表达式>； //使用assign语句定义逻辑功能 •//用always块描述逻辑功能 •always @ (<敏感信号表达式>) • begin • //过程赋值 • //if-else，case语句 • //while，repeat，for循环语句 • //task，function调用 • end •//调用其它模块 • <调用模块名module_name > <例化模块名> (<端口列表port_list >); •//门元件例化 • 门元件关键字 <例化门元件名> (<端口列表port_list>); •endmodule
更多控制端口设置
lpm_counter计数器功能仿真波形
模24方向可控计数器电路
⑷Verilog模块的结构特点 • Verilog程序是由若干模块构成的。每个模块的内容 都嵌在module和endmodule两个关键字之间；每个 模块实现特定的逻辑功能。 • 每个模块首先要进行端口定义，并说明输入和输出 口（input、output或inout），然后对模块的功能 进行定义。 • Verilog程序书写格式自由，一行可以写几个语句， 一个语句也可以分多行写，。 • 除了endmodule等少数语句外，每个语句的最后必 须有分号。 • 可用 /*……*/ 和 //……对Verilog程序作注释。 • Verilog程序书写区分大小写，关键字必须小写。
Ai 0 0 0 0 1 1 1 1
Si Ai Bi Cin Cout Ai Bi Cin ( Ai Bi )
输入 Bi 0 0 1 1 0 0 1 1
Cin 0 1 0 1 0 1 0 1
输出 Si Cout 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1
补充内容
⑶、Verilog模块的结构 （ 例如“数字选择”电路）
module sel(a,b,s,y); /* 模块名为sel，端口列表a，b，s ，y */ input a,b,s; //模块的输入端口为a，b，s output y; //模块的输出端口为y reg y; //定义信号的数据类型 always@(a,b,s) begin //逻辑功能描述 if(s) y=b; else y=a; end endmodule
2、 Verilog设计过程（以数字选择器为例）
⑴建立工程 点击file→new project wizard,新建工程目录和工程文件sel，得如图所示。
Next后进入工程文件选择，输入新文件sel，必须注意该文件名必须与 将要编辑的程序模块名相同。
以后的过程就如实验一一样进行相关设计直到完成。
EDA课程 实验二
硬件描述语言（Verilog HDL)软件介绍与基本使用
EDA课组
一、实验目的：
1、了解Verilog HDL软件特点； 2、学习Verilog HDL软件设计数字系统基本方 法；
二、实验内容
1、 Verilog HDL软件功能介绍。 2、 设计几种简单数字电路系统。
1、 Verilog HDL软件功能介绍。
⑴ Verilog简介 • Verilog语言是1983年由GDA（Gateway Design Automation）公司的Phil Moorby首创的，之后 Moorby又设计了Verilog-XL仿真器，Verilog-XL 仿真器大获成功，也使得Verilog语言得到推广使用。 • 1989年，Cadence收购了GDA，1990年， Cadence公开发表了Verilog HDL，并成立了OVI 组织专门负责Verilog HDL的发展。 • Verilog于1995年成为IEEE标准，称为IEEE Standard 1364-1995（Verilog-1995） • IEEE“1364-2001”标准（Verilog-2001）也获得通 过，多数综合器、仿真器都已支持Verilog-2001标 准
下面的clk,d分布是时钟输入信号和输入信号；q，qb是触发器输出端和负 逻辑输出端。
//时钟上升沿有效
⑶保存，编译，无错误进入波形设置状态，最后进行时序仿真，可以看到符 合D触发器要求。
编译结果报告如下：
生成的逻辑电路结构图：
实验报告作业
通过Verilog HDL软 件设计一位二进制全加 器。给出设计过程，并 仿真验证。
基于宏功能模块的设计
Megafunction库是Altera提供的参数化模块库。 从功能上看，可以把Megafunction库中的元器件分 为： 算术运算模块（arithmetic） 逻辑门模块（gates） 储存模块（storage） IO模块（I/O）
算数运算模块库
通过乘法器宏模块（lpm_mult）设计一个乘法器
编译通过后系统信息窗口：报告相关的使用芯片类型、使用的逻辑元素个数 等信息
⑷建立波形文件，设置相关端口信号，同实验一基本相同，设置之后保存波形文 件，重新进行编译。
⑸点击时序仿真按钮，进行仿真，观察结果可知完全符合数字选择电路功能。 这种通过Verilog HDL编程实现的功能与电路设计完成的功能完全相同。
参数化乘法器lpm_mult宏功能模块的基本参数表
（1）调用lpm_mult（同样建立工程和原理图文 件，插入宏模块。）
（2）lpm_mult参数设置
输入输出位宽设置
Hale Waihona Puke 乘法器类型设置（3）编译仿真
8位有符号乘法器电路
功能仿真波形
计数器模块设计
计数器输出端口宽度和计数方向设置
计数器模和控制端口设置
⑹观察生成的电路，点击tools→Netlist viewers →RTL viewer。
三、实验步骤
1、采用Verilog HDL硬件描述语言设计一个二进制半加器。
⑴同样采用前面步骤，新建工程目录、工程文件及源文件，名字皆为h_adder
根据二进制半加器原理可知有如下逻辑关系
S A B AB A B C AB
将该逻辑关系用Verilog HDL语言描述出来，及进行源文件的输入： //定义输入端口 //定义输出端口 //异或输出 //与输出
⑵进行文件编译，无错误后建立波形文件，设置相应端口及波形，保存后进行时 序仿真。
从以上图示可知完全符合半加器逻辑关系， 其生成的电路如图。
观察硬件描述语言所生成的逻辑电路，点击tools→Netlist viewers →RTL viewer,有如下生成的电路，可见与实验一电路设计方法的原始逻辑电路相同，充分 说明用软件描述方法是可以完全设计所要求电路，这种方法是设计复杂逻辑控制电路 最有效方法。
也可以将半加器程序描述如下，直接修改上面程序，编译、仿真结果也是相同的。
//运用了位置连接符｛｝
这种描述更接近电路系统设计的行为描述，是这种硬件描述语言优势之 处，它不需了解硬件具体结构是如何实现，只给出所要实现的电路功能就可 以设计数字电路系统。其生成的电路结构如图。
2、设计一个时序电路：D触发器
⑵点击新建文件按钮
，进入下面选择界面，选择Verilog HDL File→OK
进入文本编辑状态，输入源程序，要注意书 写格式，关键字一般是蓝色。
⑶保存，点击编译按钮，检查设计中的语法错误，若有错误将根据提示修改程 序中的错误，并重新编译，直到没有错误为止。若通过将给出相关设计信息。
错误信息提示窗口：
⑴列出逻辑真值表 真值表
Q
Q
clk
D
D Qn(当前状态） Qn+1 (时钟有效沿输入时对应d的输出状态） 0 0 0 clk 0 1 0 1 0 1 1 1 1
由真值表可知,当clk=0时，触发器处于维持状态；当clk上升沿到来时， 它下一个状态的输出完全由输入状态决定，与当前状态无关，即Qn+1=D。 ⑵建立工程及文件sy_d_ff，输入源程序如下：
⑵Verilog语言的特点
• 既适于可综合的电路设计，也可胜任电路与系统的仿真。 • 能在多个层次上对所设计的系统加以描述，从开关级、门级、 寄存器传输级（RTL）到行为级，都可以胜任，同时语言不 对设计规模施加任何限制。 • 灵活多样的电路描述风格，可进行行为描述，也可进行结构 描述；支持混合建模，在一个设计中各个模块可以在不同的 设计层次上建模和描述。 • Verilog的行为描述语句，如条件语句、赋值语句和循环语 句等，类似于软件高级语言，便于学习和使用。 • 内置各种基本逻辑门，便于进行门级结构描述；内置各种开 关级元件，可进行开关级的建模。 • 易学易用，功能强，可满足各个层次设计人员的需要。