数字逻辑 第五章 常见数字模块 更新 DDCA_Ch5 -2
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数电第五版(阎石)第五章课后习题及答案pptx
03
习题三答案ຫໍສະໝຸດ 习题三第1题答案1.1 逻辑函数的表示方法 1.1答案：逻辑函数有多种表示方法， 如真值表、逻辑表达式、波形图和卡
诺图等。
1.2 逻辑函数的化简方法
1.2答案：逻辑函数的化简方法包括代 数法、公式法和卡诺图法等。
1.3 逻辑函数的运算规则
1.3答案：逻辑函数的运算规则包括与、 或、非等基本运算，以及与或、与非、 或非等复合运算。
习题一第3题答案
总结词
卡诺图化简
答案
通过卡诺图化简，我们得到最简的逻 辑表达式为(F = A'B + A'C + BC)。
02
习题二答案
习题二第1题答案
总结词
逻辑函数的表示方法
详细描述
逻辑函数的表示方法有真值表、逻辑表达式、逻辑图和波形图等。这些表示方法各有特 点，可以根据具体需求选择使用。真值表可以清晰地表示输入和输出之间的逻辑关系； 逻辑表达式简化了函数表示，便于分析和计算；逻辑图能够直观地展示逻辑函数的结构
习题三第2题答案
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2.1 逻辑函数的化简步骤
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2.1答案：逻辑函数的化简步骤包括合并项、消去项和简 化表达式等。
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2.2 逻辑函数的化简技巧
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2.2答案：逻辑函数的化简技巧包括利用运算规则、消去 项和合并项等。
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和功能；波形图则可以反映函数在时间序列上的动态变化。
习题二第2题答案
总结词
逻辑函数的化简方法
详细描述
逻辑函数的化简方法有多种，包括公式化简法、卡诺 图化简法和布尔代数化简法等。公式化简法基于逻辑 代数的基本公式和规则，通过简化表达式得到最简结 果；卡诺图化简法利用卡诺图的性质，通过图形直观 地找出最小项的组合，从而得到最简逻辑函数表达式 ；布尔代数化简法则通过代数运算简化逻辑函数。这 些化简方法各有优缺点，应根据具体情况选择使用。
数电5-2
TG1断开，TG2导通 断开， 导通——输入信号 不能送入主锁存器。 输入信号D 输入信号 不能送入主锁存器。 主锁存器维持原态不变。 主锁存器维持原态不变。 维持原态不变 TG3导通，TG4断开 导通， 断开——从锁存器 ′的信号送 端。Q = Q’=D 从锁存器Q′ 信号送Q端 从锁存器 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的 信号 触发器的状态仅仅取决于 信号上升沿到达前瞬间的D信号 信号上升沿到达前瞬间的
4
D
数字电子技术
1D Q ＞C1
从锁存器 G3
工作原理： 工作原理：
CP
主锁存器
Q
Q Q
(2) CP由0跳变到 : 跳变到1 由 跳变到
C D TG1 TG C C
G1 1
C Q′ TG3 TG C C 1 TG4 TG C
C =0，C=1， ， ，
C CP 1 C
TG2 TG C
1 G2
Q′
1 G4
Qn+1 = D
T 组合 电路 D 1D
Q Q
C P
C 1
Q n +1 = T Q n + T Q n
D = T Q + TQ = T ⊕ Q
=
T C
=1
1D C1
Q Q
T C
1D C1
Q Q
22
数字电子技术 3. D 触发器构成 T' 触发器
Qn+1 = D
Q n +1 = Q n
D = Qn
Q CP
双维持阻塞D触发器 双维持阻塞 触发器 74LS74 与74HC/HCT74 的逻辑功能完全相同
SD & & &
数字电路课件-数字逻辑设计第五章(2)共24页PPT资料
A8 Y7 DB[0:7]
10
A8 Y7
利用三态缓冲器实现数据双向传送
G_L DDIIRR
A1
B1
总线收发 P273图5－59
11
5.7 多路复用器（multiplexer）
又称多路开关、数据选择器（缩写：mux） 在选择控制信号的作用下， 从多个输入数据中选择其中一个作为输出。
Enable 使使能能 Select 选选择择
保证高位无输入时，次高位才工作 —— 高位芯片的EO端接次高位芯片的EI端
低3位 输出：6位
高3位
片内优先级 片间优先级
EI A2 A1
I7 A0
GS I0 EO
片间优先级的编码
8片输出A2～A0
—— 利用第9片74x148
通过或门作为
每片的GS端接到第9片的输入端
最终输出的低3位
第9片的输出作为高3位（RA5～RA3）
1A 2A 3A 4A
14
2输入4位多路复用器 74x157真值表
输入
输出
G_L S 1Y 2Y 3Y 4Y
1 X 0001 0 0 1A 2A 3A 4A 0 1 1B 2B 3B 4B
双4选1 A B 1G
2G
15
4输入2位多路复用器74x153真值表
1G_L 2G_L B A
1 1 XX 0 0 00 0 0 01 0 0 10 0 0 11 0 1 00 0 1 01 0 1 10 0 1 11 1 0 00 1 0 01 1 0 10 1 0 11
D7
17
用双4选1数据选择器构成8选1数据选择器
A0 A1 A2
D0 D1 D2 D3
Y D4 D5 D6 D7
数字逻辑课件
数字逻辑电路
第五章 时序逻辑电路
数字逻辑电路
第五章 时序逻辑电路
二、同步时序电路的分析 例1：分析下图所示的同步时序电路（主从JK触发器）。
数字逻辑电路
第五章 时序逻辑电路
解：电路构成：2个触发器（存贮），1个异或门（组 合）；输入X，输出Z，状态Q1、Q0； ①、写出方程： 输出方程：Z=Q1n Q0n
能使电路的状态改变一次。这里，时钟脉冲起着同步作 用，故而称为同步时序电路。
数字逻辑电路
第五章 时序逻辑电路
异步时序电路：触发器时钟不是连接在一起或即使连 接在一起但并不同时翻转（有些上升沿变化，有些下降 沿变化）。 异步时序电路没有统一的时钟脉冲，输入的变化直接
导致电路状态的变化，而且每次输入变化可能使电路状
为10，类推。
对Z端的输出也可看成是序列信号发生器，脉冲周期 为4TCP，脉冲宽度为1TCP。
数字逻辑电路
第五章 时序逻辑电路
第三节 一、设计步骤 同步时序电路的设计是分析的逆过程，是根据给定的 状态图或通过对设计要求的分析得到的状态图，设计出 同步时序电路的设计
同步时序电路的过程。
设计一个同步时序电路，一般可按如下步骤进行： 1、根据逻辑问题的功能需求，建立原始状态图
数字逻辑电路
第五章 时序逻辑电路
即：相同的输入，不一定得到相同的输出。 如活期存款。存入相同的数，但折中的总数相等吗？ 时序电路中其关键的器件是记忆器件即触发器。 根据组成时序电路的各个触发器在CP信号作用下是否 同时动作将时序电路分为同步和异步两种类型： 同步时序电路是指组成时序电路的各个触发器在同一 CP信号作用下同时动作；
态改变多次。 所谓同步、异步取决于电路状态变化是否与时钟同步。
数字逻辑 第五章.ppt
5.2.2 时序逻辑电路的一般
分析步骤
由上例分析归纳出时序逻辑电路的一
① ② 求激励函数、状态方程、输出函数；
③ 作状态表、状态图、时序波形图； ④ 描述逻辑功能。
5.2.3 异步时序逻辑电路的
分析
（1）
图中0000→1001这10个状态是有用的 计数状态，称为有效状态。
（2）
当计数器进入偏离状态1010时，经过 两个时钟脉冲后，进入有效循环中的0100。
第五章 时序逻辑电路
5.1 时序逻辑电路的特点及描述方法 5.2 时序逻辑电路的分析 5.3 寄存器和移位寄存器 5.4 计 数 器 5.5 序列信号发生器 5.6 时序逻辑电路的设计
5.1 时序逻辑电路的特点及描述方法
5.1.1 时序逻辑电路的
特点
5.1.2 时序逻辑电路的
描述方法
1.逻辑函数
⑤ 选定触发器类型，求激励函数和输 出函数。不同类型触发器的特性方程不同， 激励函数和输出函数也不同。
5.6.1 按固定规律直接设计
时序逻辑电路
1.
(1) n位同步二进制计数器设计 (2) n位异步二进制计数器设计
2.移存器的设计
5.6.2 时序逻辑电路的一般设计方法
时序逻辑电路的设计方法，一般可按如 下步骤进行。
① 功能描述。对给出的逻辑设计问题， 进行逻辑抽象，确定输入变量、输出变量和 状态数。
4.
由给定的输入信号和时钟信号，根据 状态表或状态图，以及触发器的触发特性， 得到输出信号、触发器状态随时间变化的 波形图称为时序波形图。
5.1.3 时序逻辑电路的分类
根据触发器状态变化的特点，将时序 逻辑电路分为同步时序逻辑电路和异步时 序逻辑电路。同步时序逻辑电路中所有触 发器的时钟端由同一时钟脉冲直接驱动， 各触发器同时进行翻转。
第五章---数字逻辑
Q
Q
1S C1 1R
S CP R
(c) 国际符号
19
2.钟控原理
T 图 5.3.2 时钟脉冲CP的波形 3.逻辑功能 (1)次态方程
CP=0 时， Qn+1=Qn Qn+1=S+RQn
CP=1时， SR=0
20
(2)功能表和激励表 表 5.3.1 钟控SRFF功能表
CP
S
0
ф
1
0
R
Q n?1
ф
Qn
17
第三节 钟控电位触发器 （钟控触发器）
激励输入（数据输入）； 时钟脉冲(CP Clock Pulse) 输入、触发输入 、控制输入；
一、钟控SRFF(SR锁存器)
1.电路构成
18
Q
G1 & SD G3 &
Q
& G2 RD
& G4
Q
Q
S
CP
R
(a) 逻辑图
S CP R
(b) 曾用符号
图 5.3.1 钟控SRFF
Q
CP
C1
1K
Q
(2)上升沿触发
(d)逻辑符号 T
1T
Q
CP
C1
Q
56
(e)波形图
T CP Q
(f)实现电路
T
=1
1D
CP
C1
Q Q
57
2.T′FF (1)下降沿触发 (g)逻辑符号
CP
C
(h)功能表和次态方程
Q
n +1
CP Q
Q
0
Qn
↓
Qn
Qn+1=[ Qn ]·CP
(2021年整理)数字逻辑第五章
（完整）数字逻辑第五章编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（（完整）数字逻辑第五章）的内容能够给您的工作和学习带来便利。
同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。
本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为（完整）数字逻辑第五章的全部内容。
第五章触发器------—----——-—--—-——-—-——------———--—-———--———————-——-—-—-———-—————-——-—---1 ：具有：置0、置1、保持和翻转功能的触发器是（ ).A：JK触发器B:SR触发器C：D触发器D：T触发器您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=0， K=0时，Q状态为保持；J=0， K=1时，Q状态为置0；J=1， K=0时，Q状态为置1;J=1, K=1时,Q状态为翻转--—--———----—----—---—---—---—-——--—-——--——--—--------——--—--———-—--—-------2 ：对于JK触发器，输入J＝0，K＝1，CLK脉冲作用后,触发器的次态应为（）。
A：0B:1C：Q'D:不确定您选择的答案: 正确答案： A知识点：JK触发器的特性为：J=1， K=1时，Q状态为翻转，即Q= Q’-————---———---————--————--—-——-————--—---—-——-—-—---——--—--------——--—--—-—-3 ：有一个或非门构成的SR锁存器，欲使该锁存器保持原态即Q*=Q,则输入信号应为（）。
A：S＝R＝0B：S＝R＝1C：S＝1，R＝0D：S＝0，R＝1您选择的答案：正确答案： A知识点：或非门构成的SR锁存器的特性为：R=1, S=0 Q＊=0, Q*'=1,即锁存器被置0（0状态）；R=0, S=1 Q＊=1， Q＊'=0，即锁存器被置 1（1状态）;R=S=0， Q*=Q，即锁存器保持原态；R= S=1 Q*=Q＊'=0，此为不允许输入。
12数字逻辑5-2
24
3 行为描述:高级描述
WITH sel SELECT Sel q <= a WHEN “00”, b WHEN “01”, c WHEN “10”, d WHEN OTHERS;
重点语句
25
A B C D
q
2
2选1多路选择器的VHDL描述
ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
9
ENTITY（实体）
格式： Entity 实体名 IS [类属参数说明] [端口说明] End Entity 实体名 ； 端口说明格式为： PORT(端口名1，端口名N：方向：类型） 方向: IN , OUT, INOUT, BUFFER
例子 (HalfAdd)
Entity描述电路的外部特征（输入、输出）
32
信号（Signals）
保留字—— SIGNAL, Architecture中定义
信号赋值： 目标信号名 <= 表达式；用
<=赋值
信号初值说明： signal 信号名 ： 数据类型 ：= 初值 简单类型：bit
bit_vector
常用类型： std_logic 单逻辑量
std_logic_vector 逻辑数组、总线逻辑量
11
例子 (FullAdd)
内部结构将由Architecture来描述
12
多路选择器的 ENTITY 描述
ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
3 行为描述:高级描述
WITH sel SELECT Sel q <= a WHEN “00”, b WHEN “01”, c WHEN “10”, d WHEN OTHERS;
重点语句
25
A B C D
q
2
2选1多路选择器的VHDL描述
ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
9
ENTITY（实体）
格式： Entity 实体名 IS [类属参数说明] [端口说明] End Entity 实体名 ； 端口说明格式为： PORT(端口名1，端口名N：方向：类型） 方向: IN , OUT, INOUT, BUFFER
例子 (HalfAdd)
Entity描述电路的外部特征（输入、输出）
32
信号（Signals）
保留字—— SIGNAL, Architecture中定义
信号赋值： 目标信号名 <= 表达式；用
<=赋值
信号初值说明： signal 信号名 ： 数据类型 ：= 初值 简单类型：bit
bit_vector
常用类型： std_logic 单逻辑量
std_logic_vector 逻辑数组、总线逻辑量
11
例子 (FullAdd)
内部结构将由Architecture来描述
12
多路选择器的 ENTITY 描述
ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
数电课件 ch05-2锁存器
0
R
G1 ≥1
1
Q
1
0
R
G1 ≥1
0
Q
1
G2 ≥1 S Q S
G2 ≥1 Q
1 若初态 Q n = 1
0
1 若初态 Q n = 0
0
0
R=1 、 S=0
置0
无论初态Q n为0或1，锁存器的次态为0态。 信号消失后 新的状态将被记忆下来。 1
R G1 ≥1
1
Q
0
1
R
G1 ≥1 Q
0
用前Q端的
次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
1) 工作原理 R=0、S=0 状态不变
G1 ≥1
R
0
G1 ≥1
1
Q
1
R
0
0
0
Q
G2 ≥1 S Q
G2
0
≥1 S
Q
0 若初态 Q n = 1
0
若初态 Q n = 0
1
R=0、S=1
置1
无论初态Q n为0或1，锁存器的次态为为1态。 信号消失 后新的状态将被记忆下来。
最终稳定状态也不能确定。 0 约束条件: SR = 0
1
3）工作波形
置1 置0
S R Q Q
例5.2.1
4）用与非门构成的基本SR锁存器
、
a.电路图
b.功能表
c.国标逻辑符号
S
≥1 Q
R S
1 1 1 0
Q
不变
Q
不变
S R
S R
Q Q
1
0 1
0
1
数字逻辑设计课件-第5章-锁存器与触发器
10
01
S
R
逻辑符号
Q
Q
约束条件当：有R效信S号撤1消时，即 R S 1 ，
Q 1,Q 1 的状态不能自行保持，称为无效态。
2. 基本RS锁存器的功能描述 （1）状态转移真值表
将锁存器的次态Qn+1与现态Qn，以及输入信号之间 的逻辑关系用表格的形式表示出来，称为状态转移真值表， 简称状态表。
1. 电路结构和工作原理
逻辑符号
在主从RS触发器的基础上演变而来 S J Qn R KQn 主从JK触发器的特性方程：
Qn1 S R Qn J Qn KQnQn J Qn KQn
RS KQn J Qn 0 J、K 无约束条件
KQ CP JQ
2. 集成主从触发器简介 （1）74LS71
仅取决于该时刻输入信号的状态。
Qm D
1. 边沿D触发器电路结构和工作原理
D-Latch
D-Latch
逻辑符号
CLK
Q
Q
Q
CP 主
CP 从
Q Qs QQm
D
D
Q Qm
D
Q Qs Q
CP
作为一D个整体Q ，
CLK
1
可视为下降沿触
发的D触发器。
CLK = 1 期间
主锁存器被选通，其输出端Qm跟随输入端D的变化而变化。
②CP＝1时， S D, R D ， 代入到基本R-S锁存器的 特性方程中，可得：
Qn1 S RQn D DQn D
D锁存器的特性Βιβλιοθήκη 程Qn1 D逻辑符号
D CP
2. 带有异步控制端的D锁存器
Q
Q
异步控制端的功能 Sd 0, Rd 1 时,
数字逻辑与部件设计05-数字模块+2
存储器所存储的数据便会消失的存储器。
SRAM（Static）6个晶体管存1位
DRAM（Dynamic）1个电容1个晶体管存1位
存储器以”字”的形式储存信息，并以字为单位存取。
存储器容量常常用它所能储存的字节数来表示。
10TB=人脑的存储量?
字节 （1 Byte = 8 bits）
• 两个模十BCD计数器，计数值：0 → 99。
• 三个模十BCD计数器，计数值：0 → 999。
• 第2个、第3个计数器的输入来自前一个计数器的输出8
• 当某个计数器的8 从1变为0时，将触发下一个计数器。13
Contents
Registers
寄存器
Shift Registers
移位寄存器
Ripple Counters
同步计数器
Ripple Counters
行波计数器
同步计数器：所有触发器共用一个时钟输入信号。
Other
Counters
其他计数器
HDL for Registers and Counters
用HDL描述寄存器和计数器
2
计数器 Counters
• 计数器：寄存器在输入脉冲的作用下，按照一定的状态序列转移.
行波计数器
Synchronous Counters
同步计数器
Other Counters
其他计数器
HDL for Registers and Counters
用HDL描述寄存器和计数器
14
① 无效状态的计数器 Unused States
0
1
2
3
4
5
6
0
1
数字逻辑5-2
组合电路设计：编码转换电路译码器：输入少，输出多；将输入编码映射为输出编码；二进制译码器设计n位二进制编码：输入n位，输出2n位；例：2-4译码器p.246 图5-32特点：与门阵列；每一个输出都代表输入的一个最小项：Y i=m i得到输入的全部最小项；（最小项发生器）集成译码器74x139 双2-4译码器，带低电平使能端；p.248 图5-35 74x138 3-8译码器，带3个使能端；p.250 图5-37译码器的级联扩展原有输入端并接，利用使能端接受更多输入；例：利用74 x139接成3-8译码器利用74 x138接成4-16译码器p.251 图5-38利用74 x138和74x139接成5-32译码器p.252 图5-39其他类型译码器的设计Gray码译码器输入n位Gray码，输出2n位的编码；利用二进制译码器，将输出重新编号；p.246 图5-33BCD 码译码器设计输入4位BCD 码，输出10位编码；注意利用无关项化简；利用4-16二进制译码器的前10个输出；七段译码器的设计输入4位BCD 码，产生7个输出，分别驱动相应显示器件； p.261 图5-44根据真值表得到各输出的最小项和表达；通过或门产生输出； 例：()∑=m a 9,8,7,5,3,2,0()∑=mf 9,8,6,5,4,0 进行SSI 设计时注意利用最小项化简；利用多输出函数的化简方法；集成7段译码器： p.261 图5-4574x49编码器：输入多，输出少二进制普通编码器：2n个输入，n个输出；直接写出逻辑式，得到相应逻辑电路；或门阵列；p.263 图5-46优先编码器设计：多个输入同时有效时，只输出具有最优先权的输入的编码；逻辑式的写出：利用中间变量表达优先权，再按照普通编码器设计；集成编码器74x148 8-3优先编码器p.265 图5-50扩展端口的应用：p.266 图5-51 注意优先权的传递。
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S = A B Cin Cout = AB + ACin + BCin
图5-3 1位全加器
Chapter 5 <6>
Multibit Adders (CPAs)多位加法器
进位传播加法器的类型
• Types of carry propagate adders (CPAs):
– Ripple-carry – Carry-lookahead – Prefix
1-Bit Adders一位加法器
Half Adder
A
B
Cout
+
S
A B Cout S 00 00 01 01 10 01 11 10
S =AB Cout = AB
图5-1 1 位半加器
Full Adder
A
B
Cout
+
Cin
S
Cin A B Cout S 00 0 0 0 00 1 0 1 01 0 0 1 01 1 1 0 10 0 0 1 10 1 1 0 11 0 1 0 11 1 1 1
其中tFA是一个全加器的延迟
Chapter 5 <9>
Carry-Lookahead Adder先行进位加法器
• Compute carry out (Cout) for k-bit blocks using generate and propagate signals计算输出进位Cout 对k位块用G和P两个信号
时序电路模块
• Memory Arrays存储器阵列 • Logic Arrays逻辑阵列
Chapter 5 <2>
Introduction引言
• Digital building blocks:数字模块
– Gates, multiplexers, decoders, registers, arithmetic
Chapter 5
Digital Design and Computer Architecture, 2nd Edition
David Money Harris and Sarah L. Harris
常见数字模块
Chapter 5 <1>
Chapter 5 :: Topics
• Introduction引言 • Arithmetic Circuits算术电路 • Number Systems数制系统 • Sequential Building Blocks
circuits, counters, memory arrays, logic arrays逻辑门电
路、多路选择器、译码器、寄存器、算术运算电路、计算器、存 储器阵列、逻辑阵列
• Building blocks demonstrate hierarchy,
modularity, and regularity:
(slow) 行波进位加法器 (fast) 先行进位加法器 (faster) 前缀加法器
• Carry-lookahead and prefix adders faster for large adders
but require more hardware
Symbol
AB
对于大位数相加，先行进位 加法器和前缀加法器更快， 但是需要更多的硬件
• Some definitions:一些定义
– Column i produces a carry out by either generating a carry out or propagating a carry in to the carry out
– Generate (Gi) and propagate (Pi) signals for each column:
N
N
Cout
+
Cin
N
S
图5-4 进位传播加法C器hapter 5 <7>
Ripple-Carry Adder行波进位加法器
• Chain 1-bit adders together连续串联一位全加器 • Carry ripples through entire chain行波进位通过整个链 • Disadvantage: slow缺点是速度慢
• Column i will generate a carry out if Ai AND Bi are both 1.
Full Adder
A
B
Cout
+
Cin
S
Cin A B Cout S 00 0 00 1 01 0 01 1 10 0 10 1 11 0 11 1
S= Cout =
图5-3 1位全加器
Chapter 5 <4>
1-Bit Adders一位加法器
Half Adder
A
B
Cout
+
S
A B Cout S 00 00 01 01 10 01 11 10
路选择器、译码器等）组成。每个一个规整结构的模块都应易于
扩展为不同规模。
Chapter 5 <3>
1-Bit Adders一位加法器
Half Adder
A
B
Cout
+
S
A B Cout S 00 01 10 11
S= Cout =
图5-1 1 位半加器
A31 B31 A30 B30
Cout
+
C30
S31
+
C29
S30
A1 B1 A0 B0
C1 +
C0 +
Cin
S1
S0
图5-5 32位行波进位加法器
Chapter 5 <8>
Ripple-Carry Adder Delay
行波进位加法器的延迟
tripple = NtFA
where tFA is the delay of a full adder
说明了层次化、模块化、 规整化的原则
– Hierarchy of simpler components
– Well-defined interfaces and functions
– Regular structure easily extends to different sizes
复杂模块可以用层次化的方法由更简单的模块（如逻辑门电路、多
S= Cout =
图5-1 1 位半加器
Full Adder
A
B
Cout
+
Cin
S
Cin A B Cout S 00 0 0 0 00 1 0 1 01 0 0 1 01 1 1 0 10 0 0 1 10 1 1 0 11 0 1 0 11 1 1 1
S= Cout =
图5-3 1位全加器
Chapter 5 <5>