通信原理数字锁相环实验
锁相环实验报告
锁相环实验报告引言在电子、通信和控制系统中，锁相环（Phase-Locked Loop，PLL）是一种广泛应用的反馈控制系统，用于提供稳定的频率和相位锁定。
本实验旨在探究锁相环的原理、结构和性能，并通过实际实验验证其工作原理。
锁相环原理锁相环是一种负反馈控制系统，通常由相频控振荡器（VCO）、相锁环比较器、波形整形电路和滤波器组成。
其基本原理是：通过不断调节VCO的频率，使其输出信号与参考信号的相位差保持在一个稳定的工作范围内。
实验目的1.了解锁相环的基本原理和结构；2.学习锁相环在频率和相位锁定中的应用；3.通过实际实验验证锁相环的工作原理。
实验器材1.锁相环实验台；2.函数信号发生器；3.示波器；4.电压表；5.连接线等。
实验步骤搭建实验平台1.将锁相环实验台与函数信号发生器、示波器和电压表连接；2.正确接入电源，打开锁相环实验台的电源开关； 3.确认各仪器仪表的正常工作。
设置参考信号1.使用函数信号发生器产生一个正弦波信号作为参考信号；2.设置参考信号的频率和幅度。
调节锁相环参数1.调节锁相环的增益参数，观察VCO输出信号的变化；2.尝试不同的锁相环参数组合，观察系统的稳定性和响应性。
改变输入信号1.改变函数信号发生器输出信号的频率；2.观察锁相环的相位锁定和频率锁定过程。
测量锁相环性能1.使用示波器观察锁相环输入信号、输出信号和参考信号的波形；2.使用电压表测量VCO输出信号的频率。
实验结果与分析通过实验我们可以观察到锁相环的工作原理和性能。
在不同的锁相环参数设置下，VCO输出信号的频率和相位与参考信号的变化情况不同。
根据实验数据，我们可以分析锁相环的稳定性、响应速度和抗干扰能力等性能。
结论锁相环是一种广泛应用于电子、通信和控制系统中的反馈控制系统。
通过本实验，我们深入了解了锁相环的原理和结构，并通过实际实验验证了其工作原理。
锁相环具有稳定的频率和相位锁定能力，可以在信号处理和调节控制中起到重要作用。
实验五锁相环测试及应用实验报告
：锁相环测试及应用实验试验目的：1．了解锁相环的组成、基本原理及性能特点。
2．掌握集成锁相环4046芯片的使用方法。
3．掌握锁相环路及各部件性能（鉴相特性、压控特性、同步带和捕捉带）的测试方法。
4．掌握锁相调频、锁相鉴频电路的构成、基本原理及参数测试测试方法。
5．掌握简单锁相频率合成器的基本原理及性能指标的测试方法实验设备：1．调幅与调频发射模块。
2．直流稳压电压GPD-3303D3．F20A 型数字合成函数发生器/计数器 4．DSO-X 2014A 数字存储示波器实验原理：1. 锁相环的组成及基本原理锁相环路（PLL ）亦称自动相位控制（APC ）电路，它是一种利用相位误差消除频率误差的反馈控制系统。
如图1所示，由鉴相器（相位比较器）、环路滤波器（低通滤波器）和压控振荡器三个基本部件组成。
若o i f f ≠，瞬时相位差ϕ∆将随时间而变化；若i of f ϕ∆=保持固定值。
锁相环就是利用两个信号之间相位差的变化，控制压控振荡器的输出信号频率，最终使两个信号相位差保持为常数，达到频率相等。
锁相环的工作过程：如图1所示，若o i f f ≠，必将引起ϕ∆的变化，鉴相器输出正比于ϕ∆的误差电压()d u t 。
经环路滤波器滤除()d u t 中的高频分量和噪声，产生缓慢变动的直流电压()c u t 。
VCO 受控于()c u t ，使得振荡频率o f 与输入参考频率i f 的频差逐渐减小，直到o i f f =，电路达到稳定平衡状态，即锁定状态。
此时，ϕ∆保持一个不变的稳态相差ϕ∞，以维持电路的平衡状态。
需要指出，环路能达到锁定状态，是在o f 与i f 相差不大的范围内。
2. 几个重要概念 ⑴ 失锁与锁定开始工作时， o i f f ≠，ϕ∆不固定，环路处于不稳定状态，称为失锁。
当o i f f =时，ϕ∆保持常数，电路进入稳定状态，称为锁定。
⑵ 跟踪过程与捕捉过程在环路锁定状态下，如果输入信号频率i f 发生变化，环路通过自身的调节作用，使输出信号频率o f 以同样的规律跟随着变化，并且始终保持o i f f =，这个过程称为跟踪过程或同步过程。
滤波法及数字锁相环法位同步提取实验和帧同步提取实验
滤波法及数字锁相环法位同步提取实验和帧同步提取实验滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的1、掌握滤波法提取位同步信号的原理及其对信息码的要求；2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求；3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念；4、掌握巴克码识别原理；5、掌握同步保护原理；6、掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1、熟悉实验箱2、滤波法位同步带通滤波器幅频特性测量；3、滤波法位同步恢复观测；4、数字锁相环位同步观测；5、帧同步提取实验。
三、实验条件/器材滤波法及数字锁相环法位同步提取实验：1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块2、双踪示波器（模拟/数字）3、连接线若干帧同步提取实验：1、主控&信号源、7号模块2、双踪示波器（模拟/数字）3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134;帧同步提取实验原理见通信原理综合实验指导书P141。
五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量1、连线及相关设置（1）关电，连线。
（2）开电，设置主控，选择【信号源】→【输出波形】。
设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。
（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V 的正弦波。
2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out”的幅度填入下表，并绘制幅频特性曲线。
（三）滤波法位同步恢复观测1、连线及相关设置（1）关电，连线。
（2）开电，设置主控菜单，选择【主菜单】→【通信原理】→【滤波法及数字锁相环位同步法提取】。
将13号模块S2拨上。
将S4拨为1000.（3）此时系统初始状态为：输入PN为256K。
锁相环实验报告
锁相环实验报告锁相环实验报告一、实验目的本次实验的目的是了解锁相环（PLL）的原理和应用，掌握PLL电路的设计和调试方法，以及了解PLL在通信系统中的应用。
二、实验原理1. PLL原理锁相环是一种基于反馈控制的电路，由比例积分环节、相位检测器、低通滤波器和振荡器等组成。
其基本原理是将输入信号与参考信号进行比较，并通过反馈调整振荡频率，使得输入信号与参考信号同步。
2. PLL应用PLL广泛应用于通信系统中，如频率合成器、时钟恢复器、数字调制解调器等。
三、实验设备和材料1. 实验仪器：示波器、函数发生器等。
2. 实验元件：电阻、电容等。
四、实验步骤1. 搭建PLL电路并连接到示波器上。
2. 调节函数发生器输出正弦波作为参考信号，并将其输入到PLL电路中。
同时，在函数发生器上设置另一个正弦波作为输入信号，并将其连接到PLL电路中。
3. 调节PLL参数，包括比例积分系数和低通滤波器截止频率等，使得输入信号与参考信号同步。
4. 观察示波器上的输出波形，记录下PLL参数的取值。
五、实验结果与分析1. 实验结果通过调节PLL参数，成功实现了输入信号与参考信号的同步，并在示波器上观察到了稳定的输出波形。
记录下了PLL参数的取值，如比例积分系数和低通滤波器截止频率等。
2. 实验分析通过本次实验，我们深入了解了锁相环的原理和应用，并掌握了PLL电路的设计和调试方法。
同时，我们也了解到PLL在通信系统中的重要作用，如时钟恢复、数字调制解调等。
六、实验结论本次实验成功地实现了输入信号与参考信号的同步，并掌握了PLL电路的设计和调试方法。
同时也加深对于PLL在通信系统中应用的认识。
七、实验注意事项1. 在搭建电路时应注意接线正确性。
2. 在调节PLL参数时应注意逐步调整，避免过度调整导致系统失控。
3. 在观察示波器输出波形时应注意放大倍数和时间基准设置。
通信原理实验2
①以9号模块“NRZ-I”为触发，观测“I”；以9号模块 “NRZ-Q”为触发，观测“Q”。
②以9号模块“基带信号”为触发，观测“调制输出”。 ③以9号模块的“基带信号”为触发，观测13号模块的 “SIN”，调节13号模块的W1使“SIN”的波形稳定，即恢复 出载波。 ④以9号模块的“基带信号”为触发观测“DBPSK解调输 出”，多次单击13号模块的“复位”按键。观测“DBPSK解 调输出”的变化。
⑤以信号源的CLK为触发，测9号模块LPF-FSK，观测眼 图。
实验项目三 2PSK调制及解调实验
1、实验原理框图
256K
信号源
PN15
载波1 基带信号
256K
载波2
BPSK解调 输出
门限
低通
判决 LPF-BPSK 滤波
9# 数字调制解调模块
反相
I NRZ_I
取反
NRZ_Q Q
相干载波
13# 载波同步及位同步模块
模块9：TH4(调制输出) 模块13：TH2(载波同步输入) 载波同步信号输入
模块13：TH1(SIN)
模块9：TH10(相干载波输入) 用于解调的载波
模块9：TH4(调制输出) 模块9：TH7(解调输入)
解调信号输入
模块9：TH12(BPSK输出) 模块13：TH7(锁相环输入) 锁相环信号输入
模块13：TH5(BS2)
（4）波形观测 ①示波器CH1接9号模块TH1基带信号，CH2接9号模块 TH4调制输出，以CH1为触发对比观测FSK调制输入及输出， 验证FSK调制原理。 ②将PN序列输出频率改为64KHz，观察载波个数是否发 生变化。 ③尝试以学号作为基带信号，观测调制输出波形。
④以9号模块TH1为触发，用示波器分别观测9号模块 TH1和TP6（单稳相加输出）、TP7（LPF-FSK）、 TH8（FSK 解调输出），验证FSK解调原理。
实验二
0938035 苏育娜09通信一班实验二数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。
同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。
同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。
锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。
图2.2.1 数字锁相环的结构数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。
数字锁相环均在FPGA内部实现，其工作过程如图2.2.2所示。
T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。
数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。
在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。
在锁相环开始工作之前的T1时该，图2.2.2中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。
在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。
由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。
这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D点信号与外部参考信号达到同步。
滤波法及数字锁相环法位同步提取实验-模拟锁相环实验-载波同步帧同步实验
实验十九滤波法及数字锁相环法位同步提取实验实验项目三数字锁相环法位同步观测（1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。
（2）观测“数字锁相环输入”和“鉴相输出”。
观测相位超前滞后的情况从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。
数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。
在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。
经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。
（3）观测“插入指示”和“扣除指示”。
思考题：分析波形有何特点，为什么会出现这种情况。
因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。
思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。
而这种引入的误差是无法消除的。
减小相位抖动的方法就是将分频器的分频数提高。
实验二十模拟锁相环实验实验项目一VCO自由振荡观测（1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。
对比波形可以发现TH8与TH4信号输入与输出错位半个周期实验项目二同步带测量（1）示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4输出处于锁定状态。
将正弦波频率调小直到输出波形失锁，此时的频率大小f1为400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为9.25kHz 。
锁相环实验
模拟锁相环实验一、实验目的1、 了解用锁相环构成的调频波解调原理。
2、 学习用集成锁相环构成的锁相解调电路。
二、实验内容1、 掌握锁相环锁相原理2、 掌握同步带和捕捉带的测量三、 实验仪器1、 信号源 1块2、 频率计 1块3、 5 号板 1块4、 双踪示波器 1台四、锁相环的构成及工作原理1、 锁相环路的基本组成锁相环由三部分组成，如图1所示，它由相位比较器PD 、低通滤波器LF 、压控振荡器VCO 三个部分组成一个闭合环路，输入信号为i υ(t)，输出信号为o υ(t)，反送至输入端。
下面逐一说明基本部件的作用。
图1 锁相环组成框图(1) 压控振荡器（VCO ）VCO 是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO 上的电压，故称为压控振荡器，也就是一个电压－频率变换器，实际上还有一种电流－频率变换器，但习惯上仍称为压控振荡器。
(2) 鉴相器（PD ）PD 是一个相位比较装置，用来检测输出信号o υ(t)与输入信号i υ(t)之间的相位差e ϕ(t)，并把e ϕ(t)转化为电压()d t υ输出，()d t υ称为误差电压，通常()d t υ作为一直流分量或一低频交流量。
(3) 环路滤波器（LF ）LF 作为一低通滤波电路，其作用是滤除因PD 的非线性而在()d t υ中产生的无用的组合频率分量及干扰，产生一个只反映e ϕ(t)大小的控制信号()c t υ。
按照反馈控制原理，如果由于某种原因使VCO 的频率发生变化使得与输入频率不相等，这必将使o υ(t)与i υ(t)的相位差e ϕ(t)发生变化，该相位差经过PD 转换成误差电压()d t υ，此误差电压经LF 滤波后得到()c t υ，由()c t υ去改变VCO 的振荡频率使其趋近于输入信号的频率，最后达到相等。
环路达到最后的这种状态就称为锁定状态，当然由于控制信号正比于相位差，即()()d e t t υϕ∝因此在锁定状态，e ϕ(t)不可能为零，换言之在锁定状态o υ (t)与i υ(t)仍存在相位差。
通信原理实验
VCO自由振荡频率测量
测量TPP04点的VCO输出振荡频率为549.4KHZ 到549.6KHZ
△f/ f0 ≈ 0.2/549.5=3.6 ×10-4
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锁定状态测量
不存在相差
存在一定的相差
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锁定频率测量和分频比计算
这一部分的具体点频率测量请学生自己完成， 并可将测得的各点频率与学生用书上的图2.1.1参考来 对比.
1. 将J007接地,把函数信号发生器方式设置为计数,
闸门时间放在100ms或1s,测量TPP04点的VCO输出振荡频
率f0 .记录闸门每次闪动的频率读数(其读数不太稳定). 2. 求VCO在频率512KHZ时的短期频率稳定度△f/ f0 .
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锁定状态测量
实验步骤：
1. 用函数信号发生器从测试信号输入端口 J007 送入 一个256 KHz的TTL方波信号。测量TPP03、TPP05 的相位关系。环路锁定该两信号将不存在相差。 2.将KP01设置在1_2位置，重复上述测量步骤。
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VCO压控灵敏度测量
根据测量可得出V1=0.56v,V2=0.08v. 则压控灵敏度=40KHZ/(0.56-0.08) =83.33KHZ/V
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实验二 数字锁相环模块
实验目的
1.了解数字锁相环的基本 概念
实验内容
1.数字锁相环锁定状态测量
2.熟悉数字锁相环与模拟 锁相环的指标
3.掌握全数字锁相环的设 计
2.数字锁相环的相位抖动特性 测量 3.数字锁相环锁定频率测量和 分频比计算
4.数字锁相环锁定过程观测
5.数字锁相环同步带测量 6.数字锁相环捕捉带测量
返回
7.调整信号脉冲观测
数字锁相环锁定状态测量
锁相环及实验
试验 6 CMOS 4046 锁相环这个试验的目的是了解基于CMOS4046的锁相环。
阅读材料分成四个部分：第一部分为锁相环的基本工作原理；第二部分是CD4046组成的锁相环元器件的取值范围，第三部分为试验内容，第4部分为试验预习。
1 锁相环的概念锁相环是一个带反馈环的控制回路，其中的压控振荡器可以输出一个信号，其频率将锁定在输入信号上。
锁相环被广泛使用，其中包括：调制解调，音频解码，时钟产生，自适应滤波，频率合成及电机速度控制等领域。
基本的锁相环有三个部分，如图1所示：压控振荡器、鉴相器和低通滤波器。
压控振荡器(VCO)输出频率与输入电压v o .成正比。
VCO 输入端的电压决定了压控振荡器输出信号V osc 的频率f osc 。
VCO 的输出v osc 和周期性的输入信号v i 送到鉴相器的两个输入端。
当环路锁定到输入信号v i 以后，VCO 的输出信号v osc 频率f osc 将精确地与输入信号v i 的频率f i 相等，f osc = f i . (1)此时环路处于锁定状态。
鉴相器产生一个输出电压，它与输入信号和VCO 的相位差成正比。
鉴相器的输出电压通过一个低通滤波器，得到电压v o ，作为控制压控振荡器的输入电压。
PLL 的基本特性是压控振荡器的频率力图保持与输入信号的频率相等(f osc = f i )，即使输入信号的（翻译成中文）图1 基本锁相环回路的框图Figure 1: Block diagram of a basic phase-locked loop (PLL).频率在做变化。
假设锁相环处于锁定状态，输入信号的频率f i增大一点，则VCO的输出与输入信号的相位差将变大。
结果，滤波器的输出电压V0将增大，压控振荡器的输出频率f osc增加，直到与fi一致，这样就保持了PLL在锁定状态。
输入信号频率的最大可能的变化范围被称为锁相环的锁定范围。
如果开始的时候锁相环处于锁定状态，输入信号的频率变得比允许的最小频率还要小的时候，或者变得比最大允许的频率还要大的时候，锁相环将不再能够保持振荡器的输出频率与输入频率一致，这时就称为失锁。
实验二数字锁相环实验报告
实验二数字锁相环
一．实验目的
1. 了解数字锁相环的基本概念
2. 熟悉数字锁相环与模拟锁相环的指标
3. 掌握全数字锁相环的设计
二．实验仪器
1.ZH5001通信原理综合实验系统一台
2.20MHz双踪示波器一台
3.函数信号发生器一台
三．实验内容
3. 同步带宽测量：
增加函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为62khz
降低函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为66.1khz
同步带：66.1-62=4.1（KHz）
4. 捕捉带测量
增加函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为62.1khz
降低函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为66khz
捕捉带：66-62.1=3.9（KHz）
同步带略大于捕捉带
5. 调整信号脉冲观测
改变函数信号发生器输出频率，观测TPMZ05点波形的变化规律。
实验五 锁相环路的实验研究
实验五 锁相环路的实验研究一、实验目的1．通过实验深入了解锁相环的工作原理和特点。
2．初步掌握锁相环主要参数的测试方法。
二、实验原理1．锁相环路的工作原理锁相环路主要由鉴相器(PD)、环路滤波器(LF)及压控振荡器(VCO)三个基本部件组成，它是一种相位负反馈自动调节系统，允许用外部参考信号去控制环路内部振荡器的频率和相位。
如果环路输入信号频率f i 与VCO 输出信号频率f o 之间的起始频差不太大，鉴相器会输出一个误差电压u d ，它与环路输入电压U s 和输出电压U o 之间的相位差θe 有关，经环路滤波器后，U d 中的高频分量被基本滤除，环路滤波器输出一个真正反映相位差θe 变化的低频分量U c ，VCO 在U c 的控制下，其振荡频率发生变化，并且向着减小环路相位差的方向变化。
当环路锁定后，U S 和U o 之间不存在频差，只存在一个固定的稳态相位差。
锁相环路对信号相位的传递具有低通滤波特性，其通带与环路滤波器参数有关。
环路滤波器的带宽直接影响环路的捕捉性能。
锁相环路各部件的传递函数分别为：PD ：)(sin )(t K t u e d d θ= (2-22))()()(t u s F t u d c ⋅= (2-23)LF ：)()()(t t t o i e θθθ-= (2-24)VCO ：0()()d to o c t K u t t θ=⎰ (2-25) 2．锁相环路主要性能参数及指标的测量在设计锁相环路，特别是根据特定需要设计合理的环路滤波器元件参数前，应该事先知道环路另外两个部件的基本参数，即PD 的鉴相灵敏度K d (v/rad)和VCO 的压控灵敏度K o (rad/s. v)。
(1)VCO 压控灵敏度的测量VCO 压控灵敏度的定义为o o cf K U ∆=∆ (Hz/V) (2-26) 或 c o o U K ∆∆=ω (rad/s.v) (2-27) (2)环路同步带Δf H 与捕捉带Δf p 的测量① 同步带测量：首先调节信号源输出频率(锁相环输入频率f i )，使环路处于良好的锁定状态，即示波器上u i 和u o 波形不但清晰稳定，而且要尽可能保持很小的相位差。
全数字锁相环与位同步实验
实验五全数字锁相环与位同步实验一、实验目的1. 掌握数字锁相环工作原理以及微分整流型数～字锁相环的快速捕获原号理。
2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。
3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1. 观察数字环的失锁状态、锁定状态。
2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。
3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、基本原理位同步电路的原理框图、波形图和电路图分别如图5-2、图5-3和图5-4所示。
一、位同步模块有以下测试点及输入输出点：• +5V +5V电源输入点（3个）• S-IN 基带信号输入、测试点（2个）• BS-OUT 位同步信号输出、测试点（2个）•TST_1 微分器输出测试点•TST_2 整流器输出测试点•TST_3 附加脉冲测试点•TST_4 扣除脉冲测试点二、图5-2中各单元与图5-3中元器件的对应关系如下：•晶振X1：晶体；•微分器U1A：LF347•放大器U1D：LF347•整流器U1B、U1C：LF347•单稳电路U2、U3：74LS123•分频器U4：EPM7064•门电路U4：EPM7064三、工作原理在本系统中采用的是微分整流型数字锁相环，它主要由波形转换电路及数字锁相器组成。
1、波形转换电路波形转换电路主要由一微分、整流电路组成，码元信号经微分、整流后就可以提出位同步信号分量，其波形如图5-1所示，原理框图如图5-2所示。
图5-1 基带信号微分、整流波形2、 数字锁相数字锁相的原理方框图如图5-2所示，它由稳定度振荡器、分频器、相位比较器和控制器组成。
其中，控制器包括图中的扣除门、附加门和“或门”。
高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。
若接收码元的速率为F （波特），则要求位同步脉冲的重复速率也为F （赫）。
实验五：数字锁相环与位同步
实验五：数字锁相环与位同步一、实验目的1. 掌握数字锁相环工作原理以及触发式数字锁相环的快速捕获原理。
2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。
3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1. 观察数字环的失锁状态、锁定状态。
2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。
3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、基本原理可用窄带带通滤波器，锁相环来提取位同步信号。
实验一中用模数混合锁相环（电荷泵锁相环）提取位同步信号，它要求输入信号是一个准周期数字信号。
实验三中的模拟环也可以提取位同步信号，它要求输入准周期正弦信号。
本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号，其工作频率低于模数环和模拟环。
用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，此实验系统中的位同步提取模块用的是触发器型数字环，它具有捕捉时间短、抗噪能力强等特点。
位同步模块原理框图如图5-1所示，电原理图如图5-2所示（见附录）。
其内部仅使用+5V电压。
位同步器由控制器、数字锁相环及脉冲展宽器组成，数字锁相环包括数字鉴相器、量化器、数字环路滤波器、数控振荡器等单元。
下面介绍位同步器的工作原理。
数字锁相环是一个单片机系统，主要器件是单片机89C51及可编程计数器8254。
环路中使用了两片8254，共六个计数器，分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。
它们分别工作在M0、M1、M2三种工作模式。
M0为计数中断方式，M1为单稳方式，M2为分频方式。
除地址线、数据线外，每个8254芯片还有时钟输入端C 、门控信号输入端G 和输出端O 。
数字鉴相器电原理图及波形图如图5-3（a ）、图5-3（b ）所示。
输出信号宽度正比于信号ui 及uo 上升沿之间的相位差，最大值为ui 的码元宽度。
实验一 锁相环
实验一、模拟锁相环实验0938038 刘午09通信一班1.实验目的要求1.1熟悉模拟锁相环的工作原理1.2掌握模拟锁相环的基本参数及设计2.主要仪器：2.1 JH5001通信原理综合实验系统2.2 20MHz双踪示波器2.3 函数信号发生器3.实验原理模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。
在系统工作中模拟锁相环将接收端的256KHz时钟锁在发端的256KHz的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。
图 2.1.1 模拟锁相环组成框图该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz）组成。
在UP01内部有一个振荡器与一个高速鉴相器组成。
锁相环模块的框图见图2.1.1。
因来自发端信道的HDB3码为归零码，归零码中含有256KHz时钟分量，经UP03B构成中心频率为256KHz有源带通滤波器后，滤出256KHz时钟信号，该信号再通过UP03A放大，然后经UP04A和UP04B四分频后变为64KHz信号，进入UP01鉴相输入A脚；VCO输出的512KHz输出信号经UP02进行八分频变为64KHz信号，送入UP01的鉴相输入B脚。
经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；正常时，VCO锁定在外来的256KHz频率上。
模拟锁相环模块各跳线开关功能如下：1、跳线开关KP01用于选择UP01的鉴相输出。
当KP01设置于1_2时（左端），选择异或门鉴相输出，环路锁定时TPP03、TPP05输出信号将存在一定相差；当KP01设置于2_3时（右端），选择三态门鉴相输出，环路锁定时TPP03、TPP05输出信号将不存在相差。
2、跳线开关KP021是用于选择输入锁相信号：当KP021置于1_2时（HDB3：左端），输入信号来自HDB3编码模块的HDB3码信号；当KP021置于2_3时（TEST：右端）选择外部的测试信号（J007输入），此信号用于测量该模拟锁相环模块的性能。
pll数字锁相环原理
1引言锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。
传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。
所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。
全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A／D及D／A转换。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA)技术的发展，可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。
本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SoC，构成片内锁相环。
2全数字锁相环的体系结构和工作原理74XX297是出现最早，应用最为广泛的一款全数字锁相环，在本文中以该芯片为参考进行设计、分析。
ADPLL基本结构如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。
K变模计数器和脉冲加减电路的时钟分别为M fc和2Nfc。
这里fc是环路中心频率，一般情况下M和N都是2的整数幂。
2.1鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。
异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差θe，并输出误差信号Se作为K变模可逆计数器的计数方向信号。
锁相环提取位同步信号(最全)word资料
9数字锁相环提取同步信号实验9.1 电路的工作原理数字通信中，除了有载波同步的问题外，还有位同步的问题。
因为信息是一串相继的信号码元的序列，解调时常需知道每个码元的起止时刻。
因此，接收端必须产生一个用作抽样判决的定时脉冲序列，它和接收码元的终止时刻应对齐。
我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。
要使数字通信设备正常工作，离不开正确的位同步信号。
如果位同步脉冲发生严重抖动或缺位，则使数字通信产生误码；严重时使通信造成中断。
影响位同步恢复的主要原因：输入位同步电路的信号质量；信号的编码方式——码元中存在长连“0”或长连“1”。
位同步的主要技术指标有静态相差；相位抖动；同步建立时间和同步保持时间。
数字通信中位同步恢复的方法主要有两种，一种是发端专门发送导频信号，而另一种是直接从数字信号中提取位同步信号。
而直接从数字信号中提取位同步信号也有不止一种方法：滤波法，锁相法两种方法。
本实验采用的就是用数字锁相环提取位同步信号的方法，这种方法又称为数字锁相。
电路及其各分电路的工作原理图 9-1 数字锁相原理方框图图9-2 数字锁相提取同步信号实验电原理图电路由高稳定度振荡器、分频器、相位比较器和控制器所组成。
其中，控制器包括图中的扣除门、附加门和“或门”。
高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。
若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。
这里，晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉冲[图37-5（a）]，经扣除门、或门并n次分频后，就可得重复速率为F（赫）的位同步信号。
如果接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。
数字锁相环实验报告
上图为锁定状态下，用示波器测量：上图为数字锁相环相位抖动特性测量TPMZ03 与TPMZ02的结果，看到两波形用示波器测量TPMZ02的结果：观察
的上升沿完全对齐。
到其上升沿较粗。
上图为待测点（TPMZ01）的输出时钟，上图为待测点（TPMZ02）的输出时钟，看到此时频率大小为55.56KHz 看到此时频率大小为15.87KHz
上图为待测点（TPMZ03）的输出时钟，上图为待测点（TPMZ04）的输出时钟，看到此时频率大小为55.56KHz 看到此时频率大小为15.87KHz
上图为待测点（TPMZ05）的输出时钟，上图为复位后，待测点TPMZ05的输出看到此时信号处于锁定状态波形
上图为有外部信号输入时，TPMZ02与上图为有外部信号输入时，由锁定到失TPMZ03测量结果，看到此时处于锁定锁状态下（f增大）TPM02与TPMZ03测状态，两波形上升沿对齐量结果，看到f=16.54KHz
上图为有外部信号输入时，由锁定到失上图为有外部信号输入时，由失锁定到锁锁状态下（f减小）TPM02与TPMZ03测定状态下（f增大）TPM02与TPMZ03测量结果，看到f=15.24KHz 量结果，看到f=16.54KHz
上图为有外部信号输入时，由失锁定到锁上图为有外部信号输入时，调整信号脉冲定状态下（f增大）TPM02与TPMZ03测测量结果，此时，将输入频率降低
量结果，看到f=15.53KHz
上图为有外部信号输入时，调整信号脉冲上图为有外部信号输入时，用示波器测量测量结果。
此时，将输入频率降低调整信号脉冲的结果。
（测试点TPMZ05）。
通信原理实验
通信原理实验报告学院：信息工程学院专业：电子信息科学与技术学号：姓名：实验一抽样定理实验一、实验目的1、了解抽样定理在通信系统中的重要性。
2、掌握自然抽样及平顶抽样的实现方法。
3、理解低通采样定理的原理。
4、理解实际的抽样系统。
5、理解低通滤波器的幅频特性对抽样信号恢复的影响。
6、理解低通滤波器的相频特性对抽样信号恢复的影响。
7、理解带通采样定理的原理。
二、实验器材1、主控&信号源、3号模块各一块2、双踪示波器一台3、连接线若干三、实验原理1、实验原理框图图1-1 抽样定理实验框图2、实验框图说明抽样信号由抽样电路产生。
将输入的被抽样信号与抽样脉冲相乘就可以得到自然抽样信号，自然抽样的信号经过保持电路得到平顶抽样信号。
平顶抽样和自然抽样信号是通过开关S1切换输出的。
抽样信号的恢复是将抽样信号经过低通滤波器，即可得到恢复的信号。
这里滤波器可以选用抗混叠滤波器（8阶3.4kHz的巴特沃斯低通滤波器）或FPGA数字滤波器（有FIR、IIR两种）。
反sinc滤波器不是用来恢复抽样信号的，而是用来应对孔径失真现象。
要注意，这里的数字滤波器是借用的信源编译码部分的端口。
在做本实验时与信源编译码的内容没有联系。
四、实验步骤实验项目一抽样信号观测及抽样定理验证概述：通过不同频率的抽样时钟，从时域和频域两方面观测自然抽样和平顶抽样的输出波形，以及信号恢复的混叠情况，从而了解不同抽样方式的输出差异和联系，验证抽样定理。
1、关电，按表格所示进行连线。
信号源：MUSIC模块3：TH1(被抽样信号)将被抽样信号送入抽样单元信号源：A-OUT模块3：TH2(抽样脉冲)提供抽样时钟模块3：TH3(抽样输出)模块3：TH5(LPF-IN)送入模拟低通滤波器2、开电，设置主控菜单，选择【主菜单】→【通信原理】→【抽样定理】。
调节主控模块的W1使A-out输出峰峰值为3V。
3、此时实验系统初始状态为：被抽样信号MUSIC为幅度4V、频率3K+1K正弦合成波。
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通信原理实验报告三数字锁相环实验
实验3数字锁相环实验
一、实验原理和电路说明
在电信网中，同步是一个十分重要的概念。
同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。
同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。
锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。
图2.2.1 数字锁相环的结构
数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。
数字锁相环均在FPGA内部实现，其工作过程如图2.2.2所示。
T1时刻T2时刻T3时刻T4时刻
图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征
在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。
数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。
在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。
在锁相环开始工作之前的T1时该，图2.2.2中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。
在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。
由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。
这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D点信号与外部参考信号达到同步。
在该模块中，各测试点定义如下：
1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz）
2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz）
3、TPMZ03：外部输入时钟÷4分频后信号（16KHz）
4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz）
5、TPMZ05：数字锁相环调整信号
二、实验仪器
1、J H5001通信原理综合实验系统一台
2、20MHz双踪示波器一台
3、函数信号发生器一台
三、实验目的
1、了解数字锁相环的基本概念
2、熟悉数字锁相环与模拟锁相环的指标
3、掌握全数字锁相环的设计
四、实验内容
准备工作：用函数信号发生器产生一个64KHz的TTL信号送入数字数字信号测试端口J007（实验箱左端）。
1.锁定状态测量
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；在理论上，环路锁定时该两信号应为上升沿对齐。
2.数字锁相环的相位抖动特性测量
数字锁相环在锁定时，输出信号存在相位抖动是数字锁相环的固有特征。
测量时，以TPMZ03为示波器的同步信号，用示波器测量TPMZ02，仔细调整示波器时基，使示波器刚好容纳TPMZ02的一个半周期，观察其上升沿。
可以观察到其上升较粗（抖动），其宽度与TPMZ02周期的比值的一半即为数字锁相环的时钟抖动。
3.锁定频率测量和分频比计算
将函数信号发生器设置在记数状态（频率计）。
参见数字锁相环的结构如图2.2.1数字锁相环的结构，测量各点频率。
记录测量结果，计算分频比。
4.锁定过程观测
（1）用示波器同时观测TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；复位通信原理综合实验系统，则FPGA进行初始化，数字锁相环进行重锁状态。
此
时，观察它们的变化过程（锁相过程）。
（2）用示波器测量TPMZ05波形，复位通信原理综合实验系统，观察调整的变化过程。
5.同步带测量
（1）用函数信号发生器产生一个64KHz的TTL信号送入数字信号测试端口J007。
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；正常
时环路锁定，该两信号应为上升沿对齐。
（2）缓慢增加函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
（3）调整函数信号发生器频率，使环路锁定。
缓慢降低函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形失步，记录下失步前的频率。
（4）计算同步带。
6.捕捉带测量
（1）用函数信号发生器产生一个64KHz的TTL信号送入数字信号测试端口J0007。
用示波器同时测量TPMZ03、TPMZ02的相位关系，测量时用TPMZ03同步；在理
论上，环路锁定时该两信号应为上升沿对齐。
（2）增加函数信号发生器输出频率，使TPMZ03、TPMZ02两点波形失步；然后缓慢降低函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形同步。
记录下
同步一刻的频率。
（3）降低函数信号发生器输出频率，使TPMZ03、TPMZ02两点波形失步；然后缓慢增加函数信号发生器输出频率，直至TPMZ03、TPMZ02两点波形同步。
记录下
同步一刻的频率。
（4）计算捕捉带。
7.调整信号脉冲观测
（1）用函数信号发生器产生一个64KHz的TTL信号送入数字数字信号测试端口J0007。
用示波器观测数字锁相环调整信号TPMZ05处波形。
（2）增加或降低函数信号发生器输出频率，观测TPMZ05处波形的变化规律。
五、实验结果
1、锁定状态测量
2、数字锁相环的相位抖动特性测量
3、锁定过程观测。
4、同步带测量
5、捕捉带测量。