二输入与非门,或非门版图设计

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二输入与非门、或非门版图设计

课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 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10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：内容（方法、步骤、要求或考核标准及所需工具、设备等）一、实训设备与工具1．PVI计算机一台；2．Tanner Pro集成电路设计软件二、实训方法、步骤与要求1．二输入与非门电路的线路结构2．二输入或非门电路的线路结构3．CMOS倒相器电路的版图4．根据与非门、或非门线路结构，在一个工程中，重新新建两个新CELL，分别对应与非门和或非门版图，并设计与非门、或非版图结构。

集成电路课设-基于CMOS二输入或门设计

课程设计任务书学生姓名：杨子意专业班级：电子科学与技术指导教师：刘金根工作单位：信息工程学院题目: 二输入或门CMOS。

初始条件：计算机、ORCAD软件，L-EDIT软件，要求完成的主要任务:（1、课程设计工作量：2周2、技术要求：（1）学习ORCAD软件和L-EDIT软件。

（2）设计一个而输入或门电路。

（3）利用ORCAD软件和L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。

3、查阅至少5篇参考文献。

按《武汉理工大学课程设计工作规范》要求撰写设计报告书。

全文用A4纸打印，图纸应符合绘图规范。

时间安排：2014.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。

2014.11.25-11.27学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。

2014.11.28-12.5对二输入或门电路进行设计仿真工作，完成课设报告的撰写。

2014.12.6 提交课程设计报告，进行答辩。

指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (1)1 原理分析 (2)1.1或非门的工作原理 (2)1.2反相器的工作原理 (3)1.3或门的计算 (4)2 方案论证 (5)2.1总体设计 (5)2.2子模块设计 (6)2.2.1反相器的设计 (6)2.3.2 或非门的设计 (7)3原理图的仿真 (7)4 版图的绘制 (9)4.1 PMOS版图设计 (9)4.2 或门版图的设计 (9)4.3 版图的DRC检查 (11)5心得体会 (12)6参考文献 (13)摘要越来越多的电子电路都在使用MOS管，特别是在音响领域更是如此。

MOS 管与普通晶体管相比具有输入阻抗高、噪声系数小、热稳定性好、动态范围大等优点，且它是一种压控器件，有与电子管相似的传输特性，因而在集成电路中也得到了广泛的应用。

二输入端与非门设计.ppt

左键。 (5) 引入逻辑门：选取窗口菜单Symbol→Enter Symbol，在\Maxplus2\max2lib\prim处双击，在Symbol File菜单中选取NAND2逻辑门，单击OK按钮。
(6) 引入输入和输出脚：按步骤 (5) 选出2个输入脚
和1个输出脚。
第5章
组合逻辑电路设计
(7) 更改输入和输出脚的脚位名称：在 PIN_NAME 处双击鼠标左键，进行更名，输入脚为A、 B，输出脚为C。
Edit画面，2输入端与非门的电路符号如图5-2所示。
第5章
组合逻辑电路设计
(14) 创建电路包含文件：选取窗口菜单 File→Create Default Include File，产生用来代表目前所设计电路的nand2.inc文件，供其他VHDL编译时使用，如图5-3所示。 (15) 时间分析：选取窗口菜单Utilities→Analyze
(2) 保存：选取窗口菜单 File→Save ，出现对话框，
键入文件名nand2.gdf，单击OK按钮。
第5章
组合逻辑电路设计
(3) 指定项目名称，要求与文件名相同：选取窗口
菜单File→Project→Name，键入文件名nand2，单击OK 按钮。
(4) 确定对象的输入位置：在图形窗口内单击鼠标
电路的nand2 .inc文件，供其他VHDL编译时使用。 (11) 时间分析：选取窗口菜单Utilities→Analyze
第5章
组合逻辑电路设计
(6) 保存并查错：选取窗口菜单
File→Project→Save&Check，即可针对电路文件进行检查。 (7) 修改错误：针对Massage-Compiler窗口所提供的信息修改电路文件，直到没有错误为止。 (8) 保存并编译：选取窗口菜单 File→Project→Save&Compile，即可进行编译，产生 nand2.sof烧写文件。

与非门、或非门和异或门的版图设计

实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。

二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。

三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。

1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。

图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。

对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。

图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。

图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。

2、3、4输入或非门版图设计

《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N on=5 off= 0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N on=5 off= 0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。

集成电路专项实践NMOS二输入与非门详解

课程设计任务书学生姓名：真知专业班级：电子1201 班指导教师：灼见工作单位：信息工程学院题目: 基于NMOS的二输入与非门电路初始条件：计算机、Orcad9.2 软件、L-Edit 软件要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量： 2 周2、技术要求：（1）学习Orcad9.2 软件和L-Edit 软件。

（2）设计一个基于NMOS 的二输入与非门电路。

（3）利用Orcad9.2和L-Edit 软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。

3、查阅至少5 篇参考文献。

按《武汉理工大学课程设计工作规范》要求撰写设计报告书。

全文用A4 纸打印，图纸应符合绘图规范。

时间安排：2015.6.19 布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。

2015.6.19-6.20学习Orcad9.2 和L-Edit 软件，查阅相关资料，复习所设计内容的基本理论知识。

2015.6.21-6.25对二输入与门电路进行设计仿真工作，完成课设报告的撰写。

2015.6.26 提交课程设计报告，进行答辩。

指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 ........................................... I...绪论 (1)一、设计要求 (2)二、设计原理 (2)三、设计思路 (2)四、二输入与非门电路设计 (3)4.1 原理图设计 (3)4.2 仿真分析 (4)五、版图设计 (4)5.1 NMOS管版图设计 (4)5.2 与非门版图设计 (6)5.3 总版图DRC检查 (7)六、心得体会 (8)参考文献 (9)摘要本文从设计到仿真以及后面的版图制作等主要用到了Orcad9.2 软件和L-Edit 软件等。

设计的题目是基于NMOS的二输入与非门电路，电路设计的思路是使用三个NMOS管连接实现二输入与非门的功能，其中电路设计部分用的是Orcad9.2 软件，仿真部分主要做的是时序仿真，后面的版图制作用的是L-Edit 软件，版图完成之后进行基本的DRC检查。

与或非门电路图的分析和设计

与或非门电路图的分析和设计门电路是数字电路中最基本的逻辑单元。

它可以使输出信号与输入信号之间产生一定的逻辑关系。

在数字电路中，信号大都是用电位（电平）高低两种状态表示，利用门电路的逻辑关系可以实现对信号的转换。

最基本的门电路有与门电路，或门电路，非门电路等。

与门电路与门电路是指只有在一件事情的所有条件都具备时，事情才会发生。

与门电路的基本结构和逻辑符号见下图在与门电路功能示意图中，只有在开关A和B都闭合时，灯才会亮，如果A和B中任意一个处于开路状态，灯就不会亮。

与门电路的真值表见下图。

由二极管和电阻器构成的与门电路见下图图中A，B为两个输入变量，F为输出变量，当A,B均为高电平，F为高电平，A,B只要有一个为低电平，F就为低电平。

或门电路或门电路是指只要有一个或一个以上条件满足时，事情就会发生。

或门电路的基本结构和逻辑符号见下图。

上图中，只要开关A,B中有一个闭合，电流就能通过开关进入灯，灯点亮，只有两个开关都断开，灯才不会亮。

或门电路真值表见下图同与门电路一样，最简单的或门电路也是由二极管和电阻器构成的。

见下图图中A，B为两个输入变量，F为输出变量。

当A,B均为低电平，F才为低电平，A,B只要有一个为高电平，或两个都为高电平，F为高电平。

非门电路非门电路又叫“否”运算，也称求“反”运算，因此非门电路又称为反相器。

非门电路的基本结构和逻辑符号见下图。

在非门电路中，当开关A闭合时，电路短路，灯F不亮；如果开关断开，灯亮。

非门电路的真值表见下图。

最基本的非门电路是利用晶体三极管的开关特性构成的。

可以实现非逻辑关系。

由晶体三极管和外围元件组成的非门电路如下。

上图中，A为输入变量，Y为输出变量，利用晶体三极管的反相放大特性，当A为低电平，三极管截止，输出端Y为高电平。

当输入高电平，三极管处于饱和区，输出端Y为低电平。

门电路符号中，国家标准与国外标准的区别见下图。

与非门和或非门分别是由与门+非门；或门+非门组合而成，在数字电路中也很常见。

第九章----版图设计实例

4）主触发器采用钟控反相器，节省一根金属连线。
(2) 带置位端的D触发器
电路图版图
特点：器件仍分为4层，CP和CPb也位于上下两边，并且在CP多晶的上方增加一条水平的多晶作为复位（R）。CPb 线在水平和垂直方向的连接采用金属过渡。主触发器采用钟控或非门，节省一根金属连线。
4. CMOS放大器
(4) 与或非门(AOI)
电路图
版图
提示：设计AOI或OAI的版图，一定要熟练掌握MOS管串联和并联的画法后进行，看清每个MOS管的输入信号，用棍棒图画出草图后再画版图。
(5) 或与非门（OAI)
电路图
版图
提示：对比AOI和OAI电路图和版图的区别和画法，巩固和熟练掌握CMOS复联电路版图的画法。
中心区域多晶交叉连接细节图
M3和M4的宽长比很大，M3a、M3b、M4a和M4b都采用多管并联的结构。这四个MOS管的源已经连接到Metal1导线，为了避免和Metal1交叉短路, M3和M4的漏极要用Metal2连接。Metal2有很多通孔和很宽的导线，使电流能够顺利通过。
为了实现对称，将M5也分割为M5a和M5b。
电路图
五个器件的布局
分割输入器件实现四方交叉：将M3变为M3a和M3b，M4变为M4a和M4b，就可以实现四方交叉，保证输入器件的对称性。
由于全部电流都要通过输入晶体管中的每一个，例如，有时整个电流完全在
M3，当差分信号关断时，M3关断M4接通，整个电流又完全在M4，信号每摆动一次就切换一次，为了承受这一电流，在M3和M4之间的金属线需要达到一定的宽度，采用二条金属线连接M3和M4的源极，并且从M4b和M3b的中间向下，这样，M3导通时电流将通过M3a和M3b，即它的两半把电流向下送到中心导线。

实验二二输入与非门版图绘制

姓名:_ 谢小玲学号:_2011850038_ 实验日期:_2014.4.3与非门版图绘制一、实验目的利用candence软件绘制与非门版图二、实验内容1、熟悉cadence 定制设计软件平台的基本界面与使用、设计文件组织式；2、了解工艺文件、版图设计等的大致概念，熟悉cadence 软件版图设计相关的功能；3、绘制与非门版图。

三、实验方案及流程图（一）版图绘制前的准备工作1、启动VMware、CentOS虚拟机，将display.drf和csmc0p6um.tf拷贝到bt1138下的exp 目录下，然后打开终端窗口。

2、在终端窗口输入以下命令：cd bt1138/exp/icfb出现的主窗口如图所示3、建立工艺库（1）点击File→New→Library，在随后出现的New Library设置窗口中确定Compile a new techfile 被选中，然后“Name”栏输入工艺库的名字为csmc_tf，然后点OK ；（2）在随后出现的对话框中ASCII Technology File 一项中输入 csmc0p6um.tf，然后点击“OK ”，会出现一个信息窗口，提示已经成功建立工艺库；4、建立设计库（1）主窗口中File→New→Library，会出现New Library 设置窗口，确定“Attach to an existing techfile”选项被选中，库名“Name”设定为“test1”，然后点击“OK”。

（2）在随后弹出设置Technology 库的窗口，选中csmc_tf，然后点击“OK”。

（3）File→New→cell view，在弹出的的窗口中Library Name 为test1，Cell Name输入andnot,通过下面的下拉菜单选中Virtuoso，View Name则会自动变为“layout”，然后点击“OK”，会自动打开出两个窗口：annot的layout编辑窗口，以及LSW窗口。

二输入端与非门设计

图5-5 2输入端及非门的波形图
5．硬件仿真 1) 下载实验验证 (1) 选择器件：打开Ⅱ，选取窗口菜单→，出现对话框，选择1K系列的1K30144-1，如图5-6所示。
图5-6 选择器件
(2) 锁定引脚：选取窗口菜单→，出现对话框，在中分别键入引脚名称A、B、C，在中键入引脚编号68、67、17。引脚68对应1，信号灯为1；引脚67对应2，信号灯为2；引脚17对应1。锁定引脚的界面如图5-7所示。
(7) 更改输入和输出脚的脚位名称：在处双击鼠标左键，进行更名，输入脚为A、B，输出脚为C。 (8) 连接：将A、B脚连接到及非门的输入端，C脚连接到与非门的输出端，如图5-1所示。 (9) 选择实际编程器件型号：选取窗口菜单→, 出现对话框，选择1K系列的1K30144-1。 (10) 保存并查错：选取窗口菜单→→，即可针对电路文件进行检查。
A B
N A N D 2 IN PU T
V CC IN PU T V CC 20
O U TPU T 23
Y
图5-1 2输入端及非门的原理图
(11) 修改错误：针对窗口所提供的信息修改电路设计，直到没有错误为止。 (12) 保存并编译：选取窗口菜单→→ ，即可进行编译，产生2烧写文件。 (13) 创建电路符号：选取窗口菜单→ ，可以产生2文件，代表现在所设计的电路符号。选取→ ，进入画面，2输入端及非门的电路符号如图5-2所示。
表5-1 2输入端及非门的真值表
输Байду номын сангаас端
A
B
0
0
0
1
1
0
1
1
输出端 C 1 1 1 0
2．原理图输入及非门原理图输入法的操作步骤介绍如下。 (1) 建立新文件：选取窗口菜单→，出现对话框，选择选项，单击按钮，进入图形编辑画面。 (2) 保存：选取窗口菜单→，出现对话框，键入文件名2，单击按钮。

《与非门或非门》PPT课件

最坏情况下只有一个NMOS管导通 KN1 KN2 KNeff 6.90104 ( A V2 )
则有 LN LP 0.6μm
WP1 WP2 28.56 29(μm)
WN1 WN2 6.9 7(μm)
28
与非门、或非门版图实例
VDD
A
B
MN1
VDD M P1
MP2
Y =A+B MN2
VDD
VOUT
VOU
T
GND
VA
VB
多晶硅铝线
有源区
n阱
GND
VA
VB
多晶硅铝线
有源区
n阱
29
四输入与非门
30
r f
在 VTN V条TP件下就要求
KNeff KPeff Kr KN / KP n
KPeff 2KP
KNeff
KN 2
KKNePffeffKKNP 2
13
VDD Vin
传输延迟时间：阶跃输入 t =0 CL
输入信号变化到输出信号变化50％的时间
t1
r P 1 P
u1 2
Y
B
2. 两个输入信号不同步
A
VDD M P1
1
Y =A . B MN2
M N1
AB Y 00 1 01 1 10 1
11 0
注意：对不同输入状态，等效反相器参数不同。VDD
5
M P1
直流电压传输特性－两个输入信号同步
如果两个输入信号同步
KP1 KP2 KN1 KN2
K Neff
KN1 • KN2 KN1 KN2
Iav,LH
1
1P
2
tp

CMOS二输入与非门的设计

CMOS二输入与非门的设计二输入与非门是一种逻辑门电路，它的输出与输入恰好相反。

当其中任意一个输入为高电平时（1），输出为低电平（0）。

只有当两个输入都是低电平（0）时，输出才为高电平（1）。

下面介绍一种基于CMOS技术的二输入与非门的设计方法。

CMOS二输入与非门的设计基于MOS管的工作原理。

CMOS电路中有两种MOS管，分别称为pMOS和nMOS。

pMOS管是由P型衬底和N型沟道构成，而nMOS管是由N型衬底和P型沟道构成。

两种MOS管的沟道可以通过引入电荷来控制电流。

1.首先构建一个与非门，包括两个输入端A和B和一个输出端Y。

这个与非门可以使用nMOS管和pMOS管来实现。

具体来说，nMOS管的源极连接到地，漏极连接到输出端Y，门极连接到输入端A。

pMOS管的源极连接到电源电压，漏极连接到输出端Y，门极连接到输入端B。

2.当输入A为低电平（0）时，nMOS管导通，pMOS管截止。

此时输出Y为高电平（1）。

3.当输入A为高电平（1）时，nMOS管截止，pMOS管导通。

此时输出Y为低电平（0）。

4.同样地，根据输入B的高低电平情况，可以推导出输出Y的高低电平情况。

1.功耗低：由于CMOS的特性，只有在输入变化时才会导通电流，因此功耗较低。

2.高噪声抗干扰特性：由于CMOS门电路的结构特点，能有效抑制噪声和干扰。

3.速度快：由于CMOS电路的响应时间很短，可以实现高速逻辑运算。

4.稳定性好：CMOS电路中的两种MOS管结构互补，可以避免静态功耗（电流流失）。

当然，CMOS二输入与非门还有一些缺点，例如：1.延迟较大：由于需要经过两个MOS管的开关过程，因此比较延迟。

2.静态功耗：尽管CMOS电路的静态功耗较低，但仍然会存在一些功耗。

综上所述，CMOS二输入与非门是一种基于CMOS技术的逻辑门电路。

通过合适的MOS管连接方式，可以实现输入与输出的恰好相反，从而满足与非门的功能要求。

CMOS技术的优点使得该设计具有低功耗、高噪声抗干扰特性、快速响应和稳定性好等特点，但也存在一些缺点，如延迟较大和静态功耗。

2、3、4输入或非门版图设计

《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。

非门,与非门,或非门的电路结构与仿真

实验二非门、与非门、或非门的电路构造与仿真班级xxxx xx 学号xxxxxxxx 指导教师一、实验目的1、掌握根本组合逻辑电路构造及相关特性；2、进一步熟练Hspice等工具；二、实验容及要求1、设计反相器电路；2、设计出2输入与非门、或非门并仿真；实验结果及要求：〔1〕、确定反相器电路每个晶体管尺寸；〔2〕、绘制出反相器电压传输特性；〔3〕、确定与非门、或非门各个管子的尺寸；三、实验原理1.反相器：〔1〕组成：一个增强型NMOS管和一个增强型PMOS管相连接而组成的；下方的NMOS 管的衬底〔P型硅〕都接地，而PMOS管衬底〔N型硅〕都接Vdd，这种对衬底的偏置方式可以防止源，漏区和衬底形成的PN结正偏，防止寄生效应。

〔2〕构造：CMOS反相器中输入端直接连接在NMOS管和PMOS管的栅极上，输入端引入的输入电平会直接影响NMOS管和PMOS管的工作状态。

而NMOS管和PMOS管的漏极那么相互连接起来，构成了输出端，对外提供输出电平〔Vout〕.注意：反相器的输出端并不是孤立的节点，而是连接有负载电容。

( 3 )在CMOS反相器中，NMOS管和PMOS管的栅源电压和漏源电压与输入，输出电平的关系为：V(GSN)= V(in);V(DSN)=V(out)V(GSP)=V(in)-V(DD);V(DSP)=V(out)-V(DD);备注：G为栅极，S为源极，D为漏极。

(5)反相器的工作原理：静态工作的CMOS反相器，当输入为逻辑值“0〞时〔V〔in〕= 0V〕,NMOS管的接地端为源极，NMOS 管上的栅源电压为0V,而PMOS管接V〔DD〕的是源极，PMOS管的栅源电压为-V(DD).这就使得NMOS 管处于截止状态而PMOS管处于导通状态；通过导通的PMOS管，在电源电压V(DD)与输出端连接的负载电容之间建立起了导电通路。

可以将负载电容充电到V〔DD〕,使得输出的逻辑值变为“1〞；当输入为逻辑值“1〞时〔此时的输入电平为V〔DD〕,即V(in)=V(DD)〕,由于PMOS管的栅源电压为0V,而NMOS管的栅源电压为V(DD),使得PMOS管处于截止状态而NMOS管处于导通状态，这样就在负载电容与地电极之间通过NMOS管建立起了导电通路，使得负载电容被放电到0V，这就使输出逻辑值变为“0〞。

实验七反相器,二输入与非门以及二输入或非门版图设计

学号姓名
实验七1.反相器
反相器EECMOS的schematic图如下所示
其中PMOS管L=180nm W=720nm NMOS管L=180nm W=240nm
根据schematic画出的layout图如下所示
其中该版图长：2.16um 宽：4.87um
则版图面积为S=L*W=2.16*4.87=10.5192(um^2)
经过多此修改后，DRC验证如下
LVS验证如下
2.二输入与非门
二输入与非门nand2的schematic图如下所示
其中两个PMOS管的L=180nm W=720nm 两个NMOS管的L=180nm W=720nm
根据schematic图画出的layout版图如下所示
其中nand2版图的长：2.76um 宽：5.14um
则版图的面积S=L*W=2.76*5.14=14.1864（um^2）
通过改错后，DRC验证结果如下
LVS验证结果如下
3.二输入或非门
二输入或非门nor的schematic图如下所示
其中两个PMOS管的L=180nm W=2.51um 两个NMOS管的L=180nm W=500nm
由schematic图画出的layout版图如下所示
由于PMOS管的宽度较大，为了提高能通过的峰值电流，不浪费diff的面积，最大限度打满了源漏孔
其中该版图的长：2.91um 宽6.65um
则版图面积S=L*W=2.91*6.65=19.3531（um^2）
通过改错，DRC验证结果如下
LVS验证结果如下。

《集成电路设计(第2版)》习题答案10-12章

第11章
1. 简述VLSI 设计的一般流程和涉及的问题。典型的设计流程被划分成三个综合阶段：高层综合、逻辑综合和物理综合。高层综合也称行为级综合，它是将系统的行为、各个组成部分的功能及输入和输出，用硬件描述语言HDL（如VHDL和Verilog）加以描述，然后进行行为级综合，同时通过高层次硬件仿真进行验证。逻辑综合将逻辑级行为描述转化成使用门级单元的结构描述（门级结构描述称为网表描述），同时还要进行门级逻辑仿真和测试综合。物理综合也称版图综合，它的任务是将门级网表自动转化成版图。这时对每个单元确定其几何形状、大小及位置，确定单元间的连接关系。
特点：（1）RAM随机存储器又称为读写存储器，可以“随时”进行读、写操作。RAM必须保持供电，否则其保存的信息将消失。 DRAM: DRAM单元数据必须周期性地进行读出和重写(刷新)，即使存储阵列中没有存储数据也要如此。由于DRAM 成本低、密度高，因此在PC、大型计算机和工作站中广泛用做主存储器。 SRAM：SRAM只要不掉电，即使不刷新，数据也不会丢失。由于SARM存取速度高、功耗低，因此主要作为微处理器、大型机、工作站以及许多便携设备的高速缓冲存储器。（2） ROM只读存储器在正常运行中只能够对已存储的内容进行读取，而不允许对存储的数据进行修改。ROM存储器数据不易丢失，即使在掉电和不刷新的情况下，所存数据也会保存完好。掩膜ROM的数据在芯片生产时用光电掩膜写入，其电路简单，集成度高，大批量生产时价格便宜。在可编程ROM中，熔丝型ROM中的数据是通过外加电流把所选熔丝烧断而写入的，一旦写入后数据就不能再进行擦除和修改。而EPROM、 EEPROM 中的数据分别可以通过紫外光照射擦除和电擦除，然后重新写入。闪存(flash)与EEPROM 很相似，它所保存的数据也可通过外加高电压来擦除，其写入速度比EEPROM更快。

实验二 CMOS与非或非门版图设计

实验二CMOS与非或非门版图设计
实验二 CMOS与非/或非门版图设计
一、实验目的
电路版图实现过程中源、漏共用方法、MOS管串联与并联的尺寸选择方法、
L-edit软件的基本设定和集成电路工艺与版图的图层关系。

二、预习要求
1、根据性能和指标要求，明确设计要求和规则要求。

2、掌握L-edit编辑环境，设计与非门的版图
3、掌握t-sipice和w-edit仿真环境，完成版图反相器的仿真
4、掌握lvs 环境变量
5、写出预习报告三、与非门版图的设计方法
1、确定工艺规则。

2、绘制与非门版图。

3、加入工作电源进行分析
4、LVS 比较四、实验内容
完成CMOS与非门版图设计，CMOS与非门的原理图如下，要求在L-edit工具中画出一下电路元件，并且给出输入输出端口以及电源和地线。

画出上述晶体管对应的版图，并且要求画出的版图在电学上，物理几何上，以及功能一致性上正确，版图的设计参考样式如下：
五、版图规则/一致性检查
对所设计的版图进行DRC、ERC规则检查对所设计的版图进行LVS一致性检查六、后仿真与改进
对于设计的版图是否能够达到优异的性能，需要通过提取版图上的寄生参数，对含有版图寄生参数的电路进行仿真才能知道，很多时候版图上错误的走线，布图方法会导致致命的错误。

对于CMOS与非门版图设计，需要进行以下仿真：给CMOS与非门的输入以不同的阶越信号的输入，观察CMOS与非门的输出信号的变化。

七、实验报告要求
实验报告包括以下内容项目名称
已知条件和指标要求版图设计规则版图设计规程规则检查、一致性比较电路的仿真、改进和建议。

二输入与非门,或非门版图设计