实验十一-同步计数器的逻辑功能测试及应用
同步计数器及应用
同步计数器及应用为了提高计数器的工作频率、缩短传输延迟时间，希望计数器状态转换时所有需要翻转的触发器同时翻转，于是同步计数器便应运而生。
在同步计数器内部，各个触发器都受同一时钟脉冲——输入计数脉冲的控制，因此，它们状态更新是同时进行的，故被称为“同步计数器”。
同步计数器既可以用T'触发器组成，也可以用T触发器组成。
在使用T'触发器时，由时钟信号的有无控制触发器是否应翻转。
而在使用T触发器时，是否应当翻转由输入端T的状态决定。
因为T触发器只有一个输入端T，当T-l时，为计数状态；当丁-0时，保持状态不变，通常使用JK触发器构成T触发器。
1．同步二进制减法计数器根据二进制减法计数转换规律，最低位触发器FFo与加法计数器中FFo相同，每来一个计数脉冲翻转一次，应有Jo=Ko =1。
其他触发器的翻转条件是所有低位触发器的Q端全为O，应有Ji一Ki一Qo、J2一Kz一Qi Qo。
由三个JK触发器构成的T触发器构成的三位二进制同步减法计数器如图5. 16电路所示。
图中各触发器均由同一个CP时钟脉冲拉制，因此三个触发器的翻转就由其输入信号的状态决定。
从状态图可知随CP脉冲的递增，触发器的输出Q2 QiQo是递减的，且经过八个CP脉冲完成一个循环过程。
从图5.17(b)所示时序图可知：Qo端输出矩形信号的周期是输入CP信号的周期的两倍，所以Qo端输出信号的频率是输入CP信号频率的1／2，对应Q．端输出信号的频率是输入CP信号频率的114，因此N进制计数器同时也是一个N分频器，所谓分频就是降低频率，N分频器输出信号频率是其输入信号频率的N分之一。
2．集成同步计数器74LS161 74LS161是同步四位二进制加法集成计数器，管脚排列如图5.18所示，逻辑功能如表5.7所示。
集成同步四位二进制加法计数器74LS161具有以下功能：复位端CR =o时，输出Q3 Q2 QiQo全为零，与CP无关，实现异步清零功能（又称复位功能）。
数电实验报告：计数器及其应用-计数器应用实验报告
数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
计数器的应用——实验报告
计数器的应用20100810410 计科四班阚琛琛【实验内容】1.测试74LS90的逻辑功能；2.用模拟示波器测试74LS90的输入出波形图；3.用两个74LS90级联出24进制计数器。
【实验器材】74LS90两片；74LS00一片；模拟示波器；实验箱；模拟示波器；导线若干；【实验过程】1.测试74LS90的逻辑功能；（1）清零和置九74LS90的引脚5接ＶＣＣ，１０接ＧＮＤ，１４接ＣＰ脉冲，清零２和３，置九６和７均接逻辑电平，输出ＱＡＱＢＱＣＱＤ１２．９．８．１１接指示灯，如图所示调节逻辑电平的高低，观察四个指示灯的亮灭，得到下表：（２）十进制计数在上述电路的基础上，将输出ＱＡ接在时钟信号Ｂ上，得到如下图形：将ＱＡＱＢＱＣＱＤ接在数码管上，显示数字０－９.（３）二进制计数在十进制的基础上，将显示的数码管ＱＢ接口接在清零端，如图：输出QAQBQCQD接在数码管上，则显示０－１；（４）五进制计数在十进制的基础上，将数码管显示的ＱＡ和ＱＣ接口接在清零端，如图：输出QAQBQCQD接在数码管上，则显示0-4.总结：在十进制的基础上使用清零端，则可以实现任意进制。
2.用模拟示波器测试74LS90的输入出波形图；在十进制计数电路的基础上，将QA和CP脉冲接在模拟示波器的两个通道中，调节示波器，图形如下：3.用两个74LS90级联出24进制计数器。
电路构想：分别用两个74LS90构造出两个十进制计数器，将其中的一个QD接在另一个的输入B中，得到一个100进制的计数器，然后在24的时候强制清零，得到一个二十四进制的计数器。
如图所示将两个74LS90的输出QAQBQCQD接在数码管上，左边地位，右边高位，则显示0-23. 【实验心得】1.在使用74LS90的时候要注意，两个脉冲信号只需要接一个就好，否则会有较大影响；2.在查找资料过后，要大致想一下这个芯片的作用及如何使用它，要知道这些原理，才能在后面的试验中有头绪；就像在做模2模5计数器时，将模10和清零结合起来就好【实验评价】本次实验中，使用了模拟示波器，对于此示波器的用法不了解，在测波形的时候比较被动。
计数器逻辑功能测试实验报告
计数器逻辑功能测试实验报告
1.将计数器连接电源，并通过示波器检查电压值是否正常。
2. 将计数器的输入端口与电源端口连接，并通过示波器检查输入信号是否正常。
3. 将计数器的输出端口与示波器连接，并检查输出信号是否正常。
4. 通过改变计数器的计数模式，检查计数器是否可以正常计数并输出正确的结果。
5. 通过改变计数器的预设值，检查计数器是否可以正常预设，并输出正确的结果。
实验结果：
通过以上步骤的测试，计数器的逻辑功能正常，可以正常计数并输出正确的结果。
实验结论：
计数器的逻辑功能测试证明了计数器能够正常计数和输出正确的结果，符合设计要求。
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同步计数器的设计实验报告文档
2020同步计数器的设计实验报告文档Contract Template同步计数器的设计实验报告文档前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。
按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。
体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解本文内容如下：【下载该文档后使用Word打开】同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
同步计数器实验报告
同步计数器实验报告集成计数器实验报告实验三集成计数器一、实验目的1、掌握集成计数器构成N进制的计数器的连接方法。
二、预习要求1．熟悉芯片各引脚排列。
2．理解构成模长M进制计数器的原理。
3．实验前设计好实验所用电路，画出实验用的接线图。
三、实验内容1、设计一模长M = 60进制的计数电路。
1）用同步连接反馈预置法实现。
2）用同步连接反馈清零法实现。
2、按设计图连接电路。
CP接频率为1Hz的方波脉冲，各计数器的输出Q3Q2Q1Q0接七段BCD显示译码器CD4511的DCBA输入端，CD4511的输出接七段数码显示器。
3、．接通实验箱电源，观察七段数码显示器计数状态的变化过程，并记录该状态循环。
四、实验器材数字逻辑实验箱，74LS160，74LS00，74LS20。
五、实验报告要求1、60进制计数器的电路设计图、连线图和计数器的测试结果。
4、测试过程中出现的问题及解决办法。
六、实验用元件介绍1．集成计数器74LS160本实验所用集成芯片为异步清零同步预置四位8421码10进制加法计数器74LS161，集成芯片的各功能端如图所示，其功能见附表。
V QQQQ74LS160功能表RDET EP CP D D DD QQ Q Q 0××××××××0 0 0 010××↑D C B A D C B A 110 ××××××保持11×0×××××保持111 1↑××××计数10 1 2 374LS160为异步清零计数器，即RD端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。
74LS160具有同步预置功能，在RD端无效时，LD端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入DCBA，即所谓“同步”预置功能（第二行）。
实验报告——计数器及其应用
实验五项目名称：计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法3、运用集成计数计构成1/N分频器二、实验设备1、数字电路实验箱 2 译码显示器3、74LS74*274LS192*374LS00*174LS20*1三、实验内容及步骤1、用74LS74（引脚如图5-7所示）D触发器构成4位二进制异步加法计数器。
(1) 按图5－1接线，R D接至逻辑开关输出插口，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q3、Q0接数码管显示输入插口D、C、B、A（如图5-8所示），各S D接高电平“1”。
(2) 令R D=1，清零后，逐个送入单次脉冲，观察并列表记录Q3～Q0状态。
(3) 将单次脉冲改为1HZ的连续脉冲，观察Q3～Q0的状态。
图5-7 74LS74引脚图图5-8 数码管接口2、测试74LS192同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3 、D2、D1、D0 分别接逻辑开关，输出端 Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口D、C、B、A；CO和BO接逻辑电平显示插口。
图4-9 74LS192引脚图(1)清除令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。
清除功能完成后，置CR＝0(2)置数CR＝0，CP U，CP D任意，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。
(3)加计数CR＝0，LD＝CP D＝1，CP U接单次脉冲源。
清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CP U的上升沿。
(4)减计数CR ＝0，LD ＝CP U ＝1，CP D 接单次脉冲源。
参照3)进行实验。
****拓展实验图5－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz 连续计数脉冲，进行由00—99累加计数，记录之。
实验：计数器功能及其应用
实验计数器功能及其应用实验目的：通过实验，熟悉中规模集成计数器的功能及应用，掌握利用中规模集成电路计数器构成任意进制计数器的方法，学会综合测试的方法，让学生加深对相关理论知识的理解。
实验原理：计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。
根据计数器计数循环长度M，称之为模M计数器（M进制计数器）。
通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。
一个计数型触发器就是一位二进制计数器。
N个计数型触发器可以构成同步或异步N位二进制加法或减法计数器。
当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。
在数字集成产品中，通用的计数器是二进制和十进制计数器。
按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。
74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图所示：表 8-1为74LS161的功能表：表8-1A B C D从表1在为低电平时实现异步复位（清零需要时钟信号。
在复位端高电平条件下，预置端LD为低电平时实现同步预置功能，即需要有效时钟信号才能使输出状态等于并行输入预置数 A B C D。
在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能，；两计数使能端输入禁止信号，，集成计数器实现状态保持功能，。
在时，进位输出端OC=1。
在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。
用M进制集成计数器构成任意N进制计数器：1、M>N，需一片M进制计数器一种为反馈清零法，另一种为反馈置数法。
（1）反馈清零法反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零（清零）。
反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。
黄红涛实验报告同步计数器
黄红涛实验报告同步计数器学生实验报告实验课名称：硬件描述语言实验项目名称：同步计数器专业名称：电子科学与技术班学级：电子科学与技术一班号：学生姓名：黄红涛教师姓名：程鸿亮________年_11___月__13__日组别_____________________同组同学_ 刘增辉实验日期：年 11 月 13 日实验室名称______ 成绩____ 一、实验名称：同步计数器二、实验目的与要求：实验目的：设计一个同步二十四进制计数器，理解触发器同步计数工作机制，掌握同步触发控制的描述方法以及异步清零的描述方法实验要求：通过编程，实现一个同步二十四进制计数器，要求有1个异步清零端、1个时钟脉冲输入、驱动7段数码管显示的个位和十位信号端，具体接口说明如下图所示：计数时钟脉冲输入；：异步清零信号，高电平有效，此时输出显示为“00”[60]：十位数的7段数码管显示输出； [60]：个位数的7段数码管显示输出；首先在上进行功能和时序仿真，之后通过器件及其端口配置下载程序到开发平台中在硬件实现中，要求：1 用实验平台的按键实现清零()：采用模式2的输入方式，要求用键1实现清零2 用实验平台的数码管实现计数输出的显示：要求使用数码管8显示十位、数码管7显示个位3 用实验平台的发光阵列的8显示进位信号，要求当数码管输出“23”时，进位输出有效4 计数器的时钟信号采用实验平台的0时钟资源：可以通过跳线选择不同的时钟频率，0的时钟范围是～20此频率不能选择的太高，一般应选择16Hz以下，同学们可以调节此跳线观察计数效果三、实验内容：实验步骤：1 打开软件，建立一个新的工程：2 建立文件：3 建立矢量波形文件4 进行功能仿真5 进行时序仿真6 器件的下载四、实验条件：1 操作系统2 开发系统3 杭州康芯硬件开发平台五、实验原理：1．程序流程图：开始_:=_ 10_:=_/10<=__7(_)<=__7(_)结束开始='1'？NYN' ='1'?YN_=23?Y_<=0;co<='0';_<=_+1;co<='0';_<=0;co<='1';结束2硬件设置与调试原理：1）采用模式2的输入方式，用验平台的按键实现清零()，用8作为进位输出指示灯，用数码管8显示十位、数码管7显示个位，当异步清零端为高电平‘1’时，无论当前计数器的输出为多少，即可改变输出结果为“00”，数码管8，数码管7分别显示输出的十位和个位，计数结果直接可以通过数码管的显示数据读出来，当计数到达“23”时，此上面为高电平，正常发光2）计数器的输出信号随时钟信号的变化具有规律性，他们的变化遵循以下规律：C00 1 2 3 4 5 6 7 8 9 0 10 0 0 0 0 0 0 0 0 0 0 0C02 3 4 5 6 7 8 9 0 1 2 30 0 0 0 0 0 0 0 0 0 0 13)计数器的时钟信号采用实验平台的0时钟资源：可以通过跳线选择不同的时钟频率，0的时钟范围是～20此频率不能选择的太高，一般应选择16Hz以下开发平台的适配板上有20时钟资源，通过适配板上的跳线可以选择采用适配板的固定20频率信号或者I/O板上的0时钟资源(此两类时钟在管脚映射表中都称为0，当然对于此实验计数时钟频率不能太高，所以必须通过跳线选择较低的频率)0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 11 0 1 10 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 2 0 1 2 0 12 0 1 2六、源代码： ;__; 24(: _;: __(6 0) co: _);;24_: 0 23;__7(: 0 10) __ _:__(6 0);0=>_:=""; 1=>_:=""; 2=>_:=""; 3=>_:=""; 4=>_:=""; 5=>_:=""; 6=>_:=""; 7=>_:=""; 8=>_:=""; 9=>_:=""; =>_:=""; ;_;__7;:()(='1')_<=0; co<='0';(' ='1')(_=23) _<=0;co<='1';_<=_+1; co<='0';; ;;:(_)_t_t:;_t:=_ 10; _t:=_/10;<=__7(_t); <=__7(_t);; ;七、实验结果与分析：创建波形文件，进行功能仿真：进行时序仿真：实验结果照片正常计数状态，数码管8和数码管7进行输出显示，此时计数到4 清零信号有效，输出为“00”输出为“23”时，进位显示8被点亮八、讨论和回答问题及体会：1、信号与变量值带入有区别在变量的赋值语句中，该语句一旦执行，其值会立即被赋予变量，在执行下一条语句时，该变量的值就为上一句新赋的值而对于信号代入语句，该语句即使被执行也不会立即代入，下一条语句执行时，仍使用原来的信号值故在程序中计数时，要使用变量，否则会报错2、在程序的编写过程中，我们应该首先分析各个端口的优先级顺序，这一点就可以利用语句首先进行判断这一点是用语言进行设计数字逻辑电路的共同点，是我们学习过程中必须掌握的内容3、实验中，需要对每一个端口指定器件的引脚，在引脚指定过程中需要参照开发系统所给的I/O端口映射表，通过开发平台上每个I/O器件附近的I/O编号，在映射表中找到相应的引脚名，填入相应的对话框这一应该特别小心，也是实验最后成败的最为关键的一步4、在实验中所遇到的还有一个问题就是模式的选择，在此实验中，应该选择模式2注意频率资源的选择，选择的频率，但此频率不能选择的太高，一般应选择16Hz以下注意适配板上跳线，若跳线置右，则连接I/O板上的0，跳线置左，则选择适配板上的20时钟这些都是实验中的小问题，在实验中只有养成严谨科学的态度和作风，认真注意各个实验细节，才能保证实验的最后成功。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
同步计数器设计及应用
同步计数器设计及应用同步计数器是一种用于计算、记录和控制操作次数的电子设备。
它由多个触发器（如D触发器）组成，通过正确的时钟信号、清零信号和计数方式，可以实现各种计数功能。
同步计数器的设计原理是基于触发器的性质：当时钟沿到来时，数据会从输入引脚传输到输出引脚，通过将多个触发器级联，可以实现多位的二进制计数器。
在同步计数器中，计数是同步进行的，意味着每个触发器的时钟输入都与前一个触发器的输出相连。
当一个触发器发生状态变化时，将会触发下一个触发器进行计数。
这样，整个计数器的每个位都会随着时钟信号的变化进行计数操作。
同步计数器的应用非常广泛，下面列举了一些常见的应用场景：1. 时序控制器：同步计数器可以作为时序控制器的一部分，用于生成特定的时序信号，例如时钟分频、脉冲生成等。
它可以按照设定的步进和延时来发出相关信号，从而实现对系统的精确控制。
2. 信号发生器：同步计数器可以用来生成不同频率的信号，用于测试和校准各种仪器设备。
通过设定计数器的输入时钟频率和计数值，可以产生特定频率的方波、脉冲等信号，可以应用于通信、测量、自动控制等领域。
3. 事件计数器：同步计数器可以用来计数来自外部事件的脉冲，例如传感器的测量、机械运动的脉冲等。
通过将事件脉冲与计数器的时钟输入相连，并根据计数器的输出进行一定的处理，可以实现对事件的计数和统计。
4. 频率计数器：同步计数器可以用来测量输入信号的频率。
当输入信号的周期固定时，通过测量计数器的输出，在一定的时间内进行计数，可以得到输入信号的频率。
这种方法广泛应用于频谱分析、无线通信、音频信号处理等领域。
5. 时钟发生器：同步计数器可以用于产生各种精确的时钟信号。
通过设定计数器的初始值和计数范围，并合适地选取时钟频率，可以产生所需的时钟信号，如系统时钟、工作时钟、校准时钟等。
这种应用广泛存在于数字电路设计和一个微控制器中。
总结起来，同步计数器在各种电子设备和系统中都有重要的应用。
同步计数器的设计实验报告
同步计数器的设计实验报告同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
②通过修改逻辑设计加以解决。
⑺设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。
电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：Qn1JQnKQn⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。
实验十一-同步计数器的逻辑功能测试及应用
实验十一-同步计数器的逻辑功能测试及应用实验^一 计数器74LS161的逻辑功能测试及应用一、 实验目的1、 熟悉集成计数器触的逻辑功能和各控制端作用。
2、 掌握集成计数器逻辑功能测试方法。
3、 掌握计数器使用方法。
二、 实验设备与器件1、 实验设备：DLBS 系列数字逻辑实验箱1个，MF47型万用表1台。
2、 实验器件：74LS161集成同步计数器X 2片，四二输入与非门74LS00X1块。
三、 实训器件说明1、74LS161集成同步计数器74LS161是一种同步四位二进制同步加法计数器，计数范围是 0〜15,具有异步清 零、同步置数、保持和二进制加法计数等逻辑功能。
图 11.1所示为74LS161的管脚图 和逻辑功能示意图。
图中 CR 端是异步清零控制端，当CR =0时，输出Q3Q2Q1C 全为零，实现异步清除功能。
LD 是同步置数控制端，当CR =1, LD =0,且CP=C R 时，输出Q3Q2Q1Qo=D3D2D1D 现同步预置数功能。
CTP 和 CTT 是计数控制端，CP 是上升 沿有效的时钟脉冲输入端，D (〜D3是并行数据输入端，QC 〜Q3是计数输出端，CO 是进 位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo 它可以用来实现电路的级联扩展。
<a)Cb)^11. 1T4LS161的言脚图和逻辑功能示慧圏(a)营脚圈(b)這辑功能示意團74LS161的逻辑功能如表6.9所示。
表中各控制输入端按优先级从高到低的次序排列，依次为CR 、LD 、CTp 和CTt ，其中CR 优先级最高。
计数输出Q3为最高位，Qo 为最低位。
表6.9 74LS161的逻辑功能表由表6.9可知，74LS161具有以下逻辑功能:(1)异步清零。
当CR=O时，计数器清零，与CP脉冲无关，所以称为异步清零。
(2)同步置数。
当CR =1，LD=O，CP脉冲上升沿到来时，并行输入数据D3-Do被置入计数器，计数器输出为D3D2D1D Q由于置数发生在脉冲CP上升沿时段，故称为同步置数。
实验十一集成计数应用
实验十一集成计数应用一、实验目的1.掌握计数器的基本原理。
2.学习集成计数器的应用。
二、实验用元器件计数器：74LS161×2，74LS390×2，CD4516×2四2输入与非门74LS00×1四2输入或门74LS32×1计数器是一种中规模集成电路，其种类有很多。
如果按照触发器翻转的次序分类，可分为同步计数器和异步计数器两种；如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种；如果按照计数器进位规律又可分为二进制计数器、十进制计数器、可编程N进制计数器等多种。
1.4位二进制同步计数器74LS161该计数器外加适当的反馈电路可以构成十六进制以内的任意进制计数器。
图11－1中LD是预置数控制端，D、C、B、A是R是清零端，EP、ET是预置数据输入端，D计数器使能控制端，RCO是进位信号输出端，它的主要功能有：图11－174161芯片引脚图①异步清零功能R=0，则输出ＱDＱCＱBＱA=0000，与其它输入信号无关，也不需要CP脉冲的配合，若D所以称为“异步清零”。
②同步并行置数功能R=1，且LD=0的条件下，当CP上升沿到来后，触发器ＱDＱCＱBＱA同时接收D、在DC、B、A输入端的并行数据。
由于数据进入计数器需要CP脉冲的作用，所以称为“同步置数”，由于4个触发器同时置入，又称为“并行”。
③进位输出RCOR=1、LD=1、EP=1、ET=1的条件下，当计数器计数到1111时进位RC0=1，其在D余时候RC0=0。
④保持功能R=1，LD=1的条件下，EP、ET两个使能端只要有一个低电平，计数器将处于数据在D保持状态，与CP及D、C、B、A输入无关，EP、ET区别为ET=0时进位输出RC0＝0，而EP=0时RC0不变。
注意保持功能优先级低于置数功能。
⑤计数功能R=1、LD=1、EP=1、ET=1的条件下，计数器对CP端输入脉冲进行计数，计数方在D式为二进制加法，状态变化在ＱDＱCＱBＱA=0000～1111间循环。
同步电路实验报告
一、实验目的1. 理解同步电路的基本原理和特性。
2. 掌握同步时钟信号的产生方法。
3. 学习同步电路在数字系统中的应用。
4. 通过实验验证同步电路的功能和性能。
二、实验原理同步电路是指电路中的各个部分都在同一时钟信号的控制下进行操作，从而保证数据传输的同步性和准确性。
同步电路在数字通信、计算机系统等领域有着广泛的应用。
三、实验设备1. 数字电路实验箱2. 时钟信号发生器3. 数字存储示波器4. 实验用芯片（如触发器、计数器等）5. 连接线四、实验步骤1. 搭建实验电路：- 根据实验要求，搭建同步电路的基本框架。
- 选择合适的芯片，如触发器、计数器等。
- 连接时钟信号发生器，产生所需的时钟信号。
2. 测试时钟信号：- 使用示波器观察时钟信号的波形，确保时钟信号的频率、占空比等参数符合要求。
3. 验证触发器同步性：- 将时钟信号输入触发器，观察触发器的输出波形，验证触发器的同步性。
4. 测试计数器功能：- 将触发器的输出信号连接到计数器的时钟输入端。
- 观察计数器的输出，验证计数器的计数功能和同步性。
5. 实验数据分析：- 记录实验过程中观察到的波形和数据。
- 分析实验数据，验证同步电路的性能。
五、实验结果与分析1. 时钟信号测试：- 通过示波器观察到时钟信号波形稳定，频率和占空比符合实验要求。
2. 触发器同步性测试：- 观察到触发器输出波形与输入时钟信号同步，验证了触发器的同步性。
3. 计数器功能测试：- 计数器输出波形稳定，计数过程与时钟信号同步，验证了计数器的计数功能和同步性。
六、实验结论1. 通过本次实验，掌握了同步电路的基本原理和搭建方法。
2. 验证了时钟信号发生器、触发器、计数器等芯片在同步电路中的应用。
3. 了解同步电路在数字系统中的重要性，为今后相关领域的学习和工作奠定了基础。
七、实验体会1. 实验过程中，注意了电路连接的准确性，避免了因连接错误导致的实验失败。
2. 通过观察实验现象，深入理解了同步电路的工作原理。
同步计数器的设计实验报告
同步计数器的设计实验报告同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
②通过修改逻辑设计加以解决。
⑺设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。
电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：Qn1JQnKQn⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。
计数器逻辑功能测试
计数器逻辑功能测试⼴州⼤学学⽣实验报告开课学院及实验室：年⽉⽇年级、专学院姓名学号业、班实验课程名称数字电⼦技术实验成绩计数器逻辑功能测试指导实验项⽬名称教师⼀、实验⽬的⼆、实验原理三、使⽤仪器、材料四、实验步骤五、实验过程原始记录(数据、图表、计算等)六、实验结果及分析⼀、实验⽬的1．学习⽤集成触发器构成计数器的⽅法。
2．掌握中规模集成计数器的使⽤及功能测试⽅法。
⼆、实验原理1．⽤CC4013或74LS74D触发器构成4位⼆进制异步加法计数器。
1)按图4-1接线，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显⽰插⼝。
图4-1四位⼆进制异步加法计数器2)清零后(先令DR=0然后恢复为1)，逐个送⼊单次脉冲，观察并列表记录Q3～Q0状态。
3)将单次脉冲改为1HZ的连续脉冲，观察Q3～Q0的状态。
4)将图4-1电路中的低位触发器的Q端与⾼⼀位的CP端相连接，构成减法计数器，按实验内容2)，3)进⾏实验，观察并列表记录Q3～Q0的状态。
2.中规模⼗进制计数器CD40192CD40192是同步⼗进制可逆计数器，具有双时钟输⼊，并具有清除和置数等功能，其引脚排列及逻辑符号，CD40192（同CC40192 74LS192）的功能见表，说明如下：当清除端CR为⾼电平“1”时，计数器直接清零；CR置低电平则执⾏其他功能。
当CR为低电平，置数端也为低电平时，数据直接从置数端J1、J2、J3、J4 置⼊计数器。
CD40192引脚图图 CD40192引脚排列图及逻辑符号引脚功能：图中：LD （11脚）—置数端 CU(5脚) —加计数端 CD(4脚) —减计数端 C0 （12脚）－⾮同步进位输出端 B0 （13脚）⾮同步借位输出端。
838电⼦J1、J2、J3、J4 —计数器输⼊端.Q1、Q2、Q3、Q4 —数据输出端CR（14脚）—清除端当CR为低电平， LD 为⾼电平时，执⾏计数功能。
执⾏加计数时，减计数端CD 接⾼电平，计数脉冲由CU输⼊；在计数脉冲上升沿进⾏8421码⼗进制加法计数。
数字电路实验报告计数器的逻辑功能及应用
数字电路实验报告计数器逻辑功能及其应用一、实验目的：1. 熟悉中等规模集成电路计数器74LS160的逻辑功能，使用方法及应用。
2. 掌握构成任意进制计数器的方法。
二、实验设备及器件：1. 数字逻辑电路实验板 1片2. 74HC160同步加法二进制计数器 2片3. 74HC00二输入四与非门 1片三、实验原理：计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是 TTL还是 CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
集成计数器74HC160是二-五-十进制计数器，其管脚排列如图。
四、实验内容1. 构成摸10计数器实验原理图实验结果：数码管显示为从0到9 之间变化。
2、组成模6计数器实验原理图实验结果：数码管显示为从0到5 之间变化。
3、组成模100计数器实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2、3、4、5、6、7、8、9变化。
五、实验心得：本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理，以及74HC160的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。
计数器逻辑功能测试
2013 年 6 月 3 日
实验课程名 称 实验项目名称
数字电子技术实验 实验 45 计数器逻辑功能测试
引脚功能： 图中： /LD— 非同步置数端 输出端 出端
CPu－非同步进位
一 实验目的 1 验证用触发器构成的计数器计数原理 2 掌握测试中规模集成计数器工功能的方法
二进制异步减法计数器
五、实验结果及分析
异步二进制加法计数器
输入脉冲个数 Q3 Q2 输出 Q1 Q0
0
1
2
3
4
5
6
7
8
9
Q3-Qo 状态的变化
/B0 --非同步借位输出端。D3、D2、D1、D0— 计数器输入端. Q1、Q2、Q3、Q4 —数据输
CR— 清除端 输入 输出 D2 × c × × D1 × b × × D0 × a × × Q3 0 d Q2 0 Q1 0 Q0 0 a CR 1 0 0 0 LD × 0 1 1 CP U × × ↑ 1 CP D × × 1 ↑ D3 × d × ×
（3）计数器的级联使用 如果要计算超过 10 位的数字， 必须使用两个以上十进制计数器级联实现， 连接方式是利用同 步计数器的进位/CO 端，借助进位或借位信号驱动下级计数器。 图中所示是由两个十进制计数器组成的 100 进制计数器， 100 以内任意进制计数器均可以图中 适当连接实现。
CD40192(1)
学生实验报告
开课学院及实验室：电子 410
学院 机械与电气 工程学院 年级、专 业、班 电气 111 姓名 学号 成绩 指导 老师
若把上图稍加改动，断开/Q 与下一级 CP 的连接，将低位触发器的 Q 端与高一位的 CP 端相连 接，即构成了减法计数器 本电路实际上也是一个分频器，Qo 是 CP 的二分频输出，Q1 是 CP 的四分频输出，Q2 是 CP 的八分频输出，Q3 是 CP 的十六分频输出 （2） 中规模十进制计数器 CD40192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列 及逻辑符号，如图所示。
数字逻辑实验报告：计数器及其应用
安徽师范大学
学院实验报告
专业名称软件工程
实验室
实验课程数字逻辑
实验名称计数器及其应用姓名
学号
同组人员
实验日期2013.6.3
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。
具体内容可根据专业特点和实验性质略作调整，页面不够可附页。
一．实验目的
1、熟悉集成计数器的功能。
2、掌握使用同步清零法与置数法组建十二进制计数器的方法。
3、掌握任意进制计数器的设计方法。
二、实验要求
1、测试计数器74LS161的功能
2、用74LS161和逻辑门实现一个十二进制加法计数器
3、用两片74LS161构成二十四进制加法计数器
三、主要仪器设备和材料
1、芯片74LS161
2、芯片74LS00（与非门）
3、导线若干
附相关门电路引脚图：
（1）74LS00二输入4与非门
（2）74LS161引脚。
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实验十一计数器74LS161的逻辑功能测试及应用
一、实验目的
1、熟悉集成计数器触的逻辑功能和各控制端作用。
2、掌握集成计数器逻辑功能测试方法。
3、掌握计数器使用方法。
二、实验设备与器件
1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。
2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。
三、实训器件说明
1、 74LS161集成同步计数器
74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。
图11.1所示为74LS161的管脚图和逻
辑功能示意图。
图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。
LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出
Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。
CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。
74LS161的逻辑功能如表6.9所示。
表中各控制输入端按优先级从高到低的次序排列，
依次为CR、LD、CTp和CTt，其中CR优先级最高。
计数输出Q3为最高位，Qo为最低
位。
输入输出
CR LD CTp CTt CP D3 D2 D1 Do Q3 Q2 Q1 Qo
0 ××××××××0 0 0 0
1 0 ××↑D3 D
2 D1 D0 D
3 D2 D1 D0
1 1 0 ××××××保持
1 1 ×0 ×××××保持
1 1 1 1 ↑××××二进制加法计数
由表6.9可知，74LS161具有以下逻辑功能：
（1）异步清零。
当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。
（2）同步置数。
当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被
置入计数器，计数器输出为D3D2D1Do 。
由于置数发生在脉冲CP上升沿时段，故称为同步置数。
（3）保持功能。
当CR=LD=1，且CTp•CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。
保持不变。
（4）计数功能。
当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开
始加法计数，实现计数功能。
随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。
当计数值达到15 时，进位输出CO为“1”。
2、由74LS161同步计数器构成任意（N）进制计数器方法
（1）直接清零法
直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。
例如，用74LS161芯片构成十进制计数器电路如图11.2所示。
（2）预置数法
预置数法是利用芯片的预置数端LD和预置输入端D3D2D1Do，因74LS161芯片的LD是同步预置数端，所以只能采用N-1值反馈法，其计数过程中不会出现过渡状态。
例如图10.3所示的七进制计数器电路。
（3）进位输出置最小数法。
进位输出置最小数法时利用芯片的预置控制端LD 和进位输出端CO ，将CO 端输出经非门送到LD 端，令预置输入端D3D2D1Do 输入最小数M 对应的二进制数，最小数M=24-N 。
例如，九进制计数器N=9，对应最小数M=24-9=7，（7）210)0111( 相应的预置输入端D3D2D1Do=0111，如图10.4所示。
（4）级联法
利用两片74LS161可构成从十七进制到二百五十六进制之间任意进制的计数器。
例如，用两片74LS161构成二十四进制计数器。
电路组成如图10.5所示。
四、实训内容与步骤
1、74LS161集成同步计数器功能测试。
按图10.6所示接线。
然后按以下步骤进行逐项测试。
（1）异步清零。
当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。
（2）同步置数。
当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被置
入计数器，计数器输出为D3D2D1Do 。
由于置数发生在脉冲CP上升沿时段，故称为同步置数。
(3)保持功能。
当CR=LD=1，且CTp•CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。
保持不变。
(4)计数功能。
当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开始加
法计数，实现计数功能。
随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。
当计数值达到15 时，进位输出CO为“1”。
2、用74LS161构成五进制计数器。
按图10.6所示接好连线，连续给定CP脉冲，观察输出是否从0000循环到0100.
3、用两片74LS161可构成级联扩展。
按图10.5所示接好连线，连续给定CP脉冲，观察输出是否从0000-0000循环到0010-0100.
五、实训总结
1、整理实验内容和各实验数据。
2、总结计数器使用特点。