数字电子实验——60进制计数器

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实验6.6 计数、译码和显示电路(60进制)

数字电子技术实验实验6.6 计数、译码和显示电路一、实验目的1.学习计数器、译码器和七段显示器的使用方法。

2.掌握计数器、译码器和七段显示器的综合应用。

3.掌握用示波器测试计数器输出波形的方法。

二、实验任务用74LS161计数器、4511译码器、BS311201显示器各两片和74LS00一片实现一个带显示的60进制计数器。

完成表6-6-1及6-6-2测试，个位波形测试。

三、实验设备数字电路实验箱(74LS161、4511、BS311201、74LS00数字集成芯片、脉冲源)、数字万用表、示波器、导线。

四、实验原理74LS161引脚图4511引脚图七段数码管显示笔段BS311201共阴极显示器，COM接地；BS311101共阳极显示器，COM 接电源+5V 。

输入低位CC4511 BCD 码七段译码器,驱动共阴数码管BS311201集成片。

当译码器输入码超过“1001”时，译码器的输出为全为0，数码管熄灭。

译码输出输入高位74LS161逻辑符号输出高位74LS161DQ C Q B Q AQ DCBACR CPLDET EPCo输入输出端说明CR ：异步清零端，低电平有效；LD ：同步置数端，低电平有效；ET 、EP ：使能端，高电平有效；CP ：计数器时钟；D 、C 、B 、A ：数据输入端；Q D 、Q C 、Q B 、Q A ：数据输出端；Co ：进位端。

输入输出CR LD ET EP CP D C B AQ D Q C Q B Q A××××××××10×× d c b a1111××××1 1 0 ××××××1 1 ×0 ×××××0 0 0 0d c b a加计数保持保持74LS161功能表低电平有效74LS161是一个可预置的4位二进制同步加法计数器，它的计数长度是16。

EDA技术六十进制计数器实验报告

六十进制计数器一、设计任务利用Verilog HDL 编程语言编写代码并下载到试验箱中，在七段数码管上实现六十进制计数器的功能。

二、设计过程程序中输入信号为时钟信号clk和异步置数端clr，输出信号为七位的out端和两位的选通信号ctr。

为实现六十进制计数器的功能，程序中使用了三个always块语句，第一个always块结合第三个always块共同实现了七段数码器的功能，即将十进制数字在七段译码管上正确显示。

代码实现为：always @ (posedge clk or negedge clr)beginif(!clr) begin state=s0 ; ctr=0 ;endelsebegincase (state)s0:begin ctr=2'b10; temp=temp_a; state=s1; ends1:begin ctr=2'b01; temp=temp_b; state=s0; endendcaseif(cp==2)beginc=1;cp=0;endelsebegincp=cp+1;c=0;endendendalways @ (temp)begincase(temp)4'd0:out=7'b1111110;4'd1:out=7'b0110000;4'd2:out=7'b1101101;4'd3:out=7'b1111001;4'd4:out=7'b0110011;4'd5:out=7'b1011011;4'd6:out=7'b1011111;4'd7:out=7'b1110000;4'd8:out=7'b1111111;4'd9:out=7'b1111011;default:out=7'b0000000;endcaseendendmodule第二个always块则使用控制语句实现了{temp_a,temp_b}从0到59的跳转，实现了六十进制计时器的基本功能。

设计方案60进制计数器数电课程设计方案

电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：电气工程学院电自1418刘科28用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。

计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。

如定时器，报警器、时钟电路中都有广泛用途。

在配合各种显示器件的情况下实现实时监控，扩展更多功能。

利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。

把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。

十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。

当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。

使用200HZ时钟信号作为计数器的时钟脉冲。

根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。

关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

实验60进制计数器

实验六60进制计数器
实验目的：
掌握集成计数器、译码器和七段显示器应用。

实验任务：
用2片4bit计数器实现一个带数码显示的60进制计数器。

提示：高4bit计数器输出送给一个数码管显示，低4bit计数器输出送给一个数码管显示。

CP脉冲接Basys2板载1Hz时钟。

实验原理：
以下是2片74LS161构成的2位十进制计数器（100进制，异步清零）。

可对高位片的反馈清零条件稍加修改，构成60进制计数器。

60进制计数器：将2位十进制计数器的低级反馈端接至Q2、Q1即可。

如下图：
实验要求：
1，进行60进制计数显示实验，记录现象，完成实验报告；
2，相关代码烧录到Basys2板子的PROM中，使得该计数器可脱离电脑的ISE环境。

即Basys2掉电后，恢复供电，仍能够自行运行计数程序。

思考题：如何用8bit计数器构成60进制计数器。

六十进制加分计数器

六十进制加分计数器
六十进制加法计数器
一、实验目的
1.了解计数器的原理及其应用。

2. 数码管扫描电路的运用。

二、实验内容
1.设计一个六十进制加法计数器，并通过数码管显示个位、十位数值。

2.用RTL viewer查看综合结果。

三、实验步骤；
1.十进制计数器：
VHDL语言：
波形图：
仿真结果：
2.六十进制计数器顶层：
1）VHDL源程序：
2）波形仿真：
4 六十进制加法计数器：
1）逻辑图
2）管脚分配图：
四．实验心得：
本次实验中，组合了六进制计数器、十进制计数器，以及六十进制计数器和数码管扫描显示电路，通过实验更加了解了六进制，十进制和
六十进制加法计数器的工作原理和逻辑功能。

原理图六十进制计数器设计

实验名称：基于FPGA的原理图六十进制计数器设计
1.实验目的：
熟悉使用Quartus II的原理图输入方法设计简单组合电路。

把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

2实验内容：
完成六十进制加法计数器的设计，包括原理图输入，编译，综合，适配，仿真，实验板上的硬件测试。

选择模式5，数码管8和7显示数字进制，指示灯8接进位。

3. 实验方案（程序设计说明）
频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。

在原理图的绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。

为了测试六十进制计数器的功能，可以将counter60设置成工程，工程名和顶层文件名都取为counter60。

4. 实验步骤或程序（经调试后正确的源程序）
见附件A
5．程序运行结果
6．出现的问题及解决方法
无
附件A
实验步骤或程序：
实验原理图:
管脚设置：。

数电-课程设计-60进制计数器

表1 十进制计数器功能表CP RD` LD` EP ET 工作状态×0 ××置零↑ 1 0 ××预置数× 1 1 0 1 保持× 1 1 ×0 保持↑ 1 1 1 1 计数连接方式如图：图2 十进制计数器（个位）2、十进制计数器（十位）电路图3 十进制计数器（十位）3、时钟脉冲电路图4 时钟脉冲电路4、置数电路图5 置数电路5、进位电路图6 进位电路6、译码显示电路图7 译码显示电路三、绘制原理图1、完整原理图图7 计数器原理图2、选定仪器列表仪器名称型号数量用途同步十进制计数器74LS160 2片极联构成60进制计数器与门与非门非门74LS21D74LS00D74LS04D各1个辅助设计构成其他计数器共阴极显示器DCD-HEX 2只显示数字计数电压源1个提供脉冲电压表二原理图仪器列表四、测试方案测试步骤：1）进入Multisim7界面图8 软件页面2）右击空白处，选择放置元件，进入元器件选择区，选择要放置的元件，然后单击好。

图9 放置元件3）放置好各种器件之后，即可进行线路连接，同时标明所需参数值。

设置元器件的参数时，用鼠标双击，弹出属性对话框，分别给元件赋值，并设置名称标号。

图10 元器件属性图4）确认电路无误后，即可单击仿真按钮，实现对电路的仿真工作。

5）观察结果看是否与理论分析的预测结果相同。

五、测试验证结果与分析1、验证结果以下两个仿真结果分别是计数器计数的仿真起点00和仿真终点59，之后计数器会自动恢复原来的00起点继续进行循环计数，并且进位输出灯会在59时发光。

图11 60进制计数器起点00 图12 60进制计数器终点592、理论分析本计数器由两个10进制计数器构成60进制计数器的接线图，右边的10进制计数器作为个位，左边的10进制计数器作为十位。

输入端全部接地，计数开始循环一周后通过置位法自动进行归00，之后再继续循环计数。

60计数器实验报告

60计数器实验报告篇一：60进制计数器VHDL实验报告《可编程器件原理与应用》实训报告书学号XX2305953年级 07专业班级电信（3）班姓名薛晓玲指导教师李致金二〇〇九年十二月目录前言第一章 VHDL语言介绍1.1 VHDL的发展史1.2 VHDL的特点第二章六十进制计数器的设计与仿真2.1 六十进制计数器源程序2.2 运用软件设计过程2.3 时序仿真体会致谢参考文献前言本项实验通过六十进制计数器的设计与仿真，学习VHDL 语言及VHDL文本输入设计方法，编写六十进制计数器源程序，应用MAX+PlusII软件进VHDL文本输入设计与波形仿真。

写出源程序，并写出设计与仿真过程。

第一章 VHDL语言介绍1.1 VHDL发展史硬件描述语言(hardware description language,HDL)是电子系统硬件行为描述,结构描述,数据流描述的语言.目前,利用硬件描述语言可以进行数字电子系统的设计.随着研究的深入,利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中.国外硬件描述语言种类很多,有的从Pascal发展而来,也有一些从C语言发展而来.有些HDL成为IEEE标准,但大部分是企业标准.VHDL来源于美国军方,其他的硬件描述语言则多来源于民间公司.可谓百家争鸣,百花齐放.这些不同的语言传播到国内,同样也引起了不同的影响.在我国比较有影响的有两种硬件描述语言:VHDL语言和Verilog HDL语言.这两种语言已成为IEEE 标准语言.电子设计自动化(electronic design automation,EDA)技术的理论基础,设计工具,设计器件应是这样的关系:设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为,再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件,半导体器件FPGA则是这些硬件配置文件的载体.当这些FPGA器件加载,配置上不同的文件时,这个器件便具有了相应的功能.在这一系列的设计,综合,仿真,验证,配置的过程中,现代电子设计理论和现代电子设计方法贯穿于其中.以HDL语言表达设计意图,以FPGA作为硬件实现载体,以计算机为设计开发工具,以EDA软件为开发环境的现代电子设计方法日趋成熟.在这里,笔者认为,要振兴我国电子产业,需要各相关专业的人士共同努力.HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究,深亚微米半导体工艺与EDA设计工具的仿真,验证及方法的研究,这需要半导体专家和操作系统专家共同努力,以便能开发出更加先进的EDA工具软件.软件,硬件协同开发缩短了电子设计周期,加速了电子产品更新换代的步伐.毫不夸张地说,EDA工程是电子产业的心脏起搏器,是电子产业飞速发展的原动力.本书从应用的角度向国内广大读者介绍VHDL编程技术,让大家掌握HDL编程,了解FPGA结构,学会使用EDA工具,为集成电路前端设计打下基础.VHDL语言的英文全名是Very High Speed Integrated Circuit Hardware Description Language,即超高速集成电路硬件描述语言.HDL发展的技术源头是:在HDL形成发展之前,已有了许多程序设计语言,如汇编,C,Pascal,Fortran,Prolog等.这些语言运行在不同硬件平台和不同的操作环境中,它们适合于描述过程和算法,不适合作硬件描述.CAD的出现,使人们可以利用计算机进行建筑,服装等行业的辅助设计,电子辅助设计也同步发展起来.在从CAD工具到EDA工具的进化过程中,电子设计工具的人机界面能力越来越高.在利用EDA工具进行电子设计时,逻辑图,分立电子原件作为整个越来越复杂的电子系统的设计已不适应.任何一种EDA工具,都需要一种硬件描述语言来作为EDA工具的工作语言.这些众多的EDA工具软件开发者,各自推出了自己的HDL语言.HDL发展的社会根源是:美国国防部电子系统项目有众多的承包公司,由于各公司技术路线不一致,许多产品不兼容,他们使用各自的设计语言,使得甲公司的设计不能被乙公司重复利用,造成了信息交换困难和维护困难.美国政府为了降低开发费用,避免重复设计,国防部为他们的超高速集成电路提供了一种硬件描述语言,以期望VHDL功能强大,严格,可读性好.政府要求各公司的合同都用它来描述,以避免产生歧义.由政府牵头,VHDL工作小组于1981年6月成立,提出了一个满足电子设计各种要求的能够作为工业标准的HDL.1983年第3季度,由IBM公司,TI公司,Intermetrics公司签约,组成开发小组,工作任务是提出语言版本和开发软件环境.1986年IEEE标准化组织开始工作,讨论VHDL语言标准,历时一年有余,于1987年12月通过标准审查,并宣布实施,即IEEE STD1076—1987[LRM87].1993年VHDL重新修订,形成了新的标准,即IEEE STD 1076—1993[LRM93].从此以后,美国国防部实施新的技术标准,要求电子系统开发商的合同文件一律采用VHDL文档.即第一个官方VHDL 标准得到推广,实施和普及.1.2 VHDL的特点VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。

(完整word版)设计60进制计数器--电子技术基础课程设计(word文档良心出品)

X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。

计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。

如定时器，报警器、时钟电路中都有广泛用途。

在配合各种显示器件的情况下实现实时监控，扩展更多功能。

利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。

把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。

十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。

当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。

使用200HZ时钟信号作为计数器的时钟脉冲。

根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。

六十进制计数器

实验五考核实验——六十进制计数
一、实验目的
1、了解可编程数字系统设计的流程
2、掌握Quartus II 软件的使用方法
3、掌握Quartus II 软件的使用方法
4、掌握Quartus II 软件的使用方法
二、实验设备
1、计算机：Quartus II 软件
2、掌握Quartus II 软件的使用方法
3、集成电路：74LS161，任意与非门等。

三、实验原理
1、74LS161：异步清零、同步置数四位二进制计数器
2、引脚定义
3、74LS161功能表
四、实验内容
1、实现60进制计数，计数器用74LS161（2片），其它器件任选
2、七段码显示00、01、02、03 、…、57、58、59
要求：
(1)用原理图输入方式完成
(2)给出仿真波形
(3)计数脉冲CLK接BUTTON0，计数结果接7段码HEX1和HEX0显示
五、实验结果
1、实验原理图：
2、实验波形仿真图
3、引脚分配图
六、实验心得
1、同步异步计数器区分：同步计数器的触发信号是同一个信号。

具体来说，每一级的触发器接的都是同一个CLK信号。

异步计数器的触发信号时不同的，例如第一集的输出Q'作为第二级的触发信号。

几进制的区分：看数据输出端得接线方法，当接线满足拿个计数时会导致“清零”端或者是“置数端”满足工作状态。

2、异步计数器中第二级如果采用置数法，就需要置数的时候给该级提供相应的时钟信号，否则不能完成置数。

60进制计数器实验报告

60进制计数器实验报告60进制计数器实验报告引言：计数器是一种常见的电子设备，用于记录和显示数字。

在日常生活中，我们常见的计数器是十进制计数器，即由0到9的数字循环计数。

然而，在某些特殊的应用场景中，十进制计数器可能不够灵活。

本实验旨在设计和实现一种60进制计数器，以满足特定需求。

实验目的：1. 设计并实现60进制计数器电路；2. 验证60进制计数器的功能和准确性；3. 探讨60进制计数器的应用价值。

实验原理：十进制计数器是通过使用4位二进制计数器和逻辑门电路来实现的。

同样地，60进制计数器可以通过使用更多位的二进制计数器和逻辑门电路来实现。

在本实验中，我们使用6位二进制计数器和逻辑门电路来构建60进制计数器。

实验材料：1. 74LS74型D触发器芯片 x 62. 74LS00型与非门芯片 x 23. 74LS08型与门芯片 x 14. 连线材料5. 示波器6. 电源实验步骤：1. 根据电路原理图，连接各个芯片和逻辑门，确保连接正确无误。

2. 将电源接入电路，注意电压和接线的正确性。

3. 使用示波器观察计数器输出的波形，并检查是否按照预期进行计数。

实验结果：经过实验，我们成功地设计并实现了60进制计数器。

计数器在每个时钟脉冲的作用下，能够准确地按照60进制进行计数，并输出相应的波形。

通过示波器观察，我们可以清晰地看到计数器的计数过程，以及在达到最大计数值后的溢出现象。

实验讨论：60进制计数器的设计和实现为特定领域的计数需求提供了解决方案。

例如，在时间测量中，60进制更符合人们对时间的感知和使用习惯。

此外，60进制计数器还可以应用于音乐节拍器、航天导航等领域，提供更灵活和精确的计数方式。

然而，60进制计数器也存在一些限制和挑战。

首先，由于60不是2的幂次，所以构建60进制计数器的硬件复杂度较高。

其次，60进制计数器在数字显示和数据传输方面需要进行转换，增加了额外的工作量和成本。

结论：通过本实验，我们成功地设计并实现了60进制计数器。

数字电子实验——60进制计数器

综合性、设计性实验报告电子技术实验（数字电子部分）报告分数：学期：班级：姓名：日期：1. 实验目的1)学习仿真软件Multisim的使用方法；2)学习、掌握时序电路的设计方法；3)掌握常用电子元器件的使用方法；4)熟练运用用已有集成计数器（M进制）构成任意进制计数器（N进制），M < N 时，多片级联实现的方法；5)熟悉由555定时器构成的多谐振荡器产生时钟脉冲；6)了解反馈置数法和反馈清零法的特点及区别，并能熟练运用这两种方法。

2. 预习要求1）阅读《数字电子技术基础》相关内容，了解集成计数器的原理及功能；2）熟悉集成计数器74LS161及七段数码显示管的各引脚功能；3）了解555定时器构成的多谐振荡器产生脉冲的基本原理；4）对于反馈清零法和反馈置数法有基本的了解。

3. 实验内容1）在Multisim集成环境中用74LS161和555定时器设计60进制计数器，要求能够实现暂停和置数的功能，并完成其仿真；2）在模块化电子技术综合实验箱上完成电路搭接与调试；4. 实验原理4.1 个位模块（1）利用反馈置数法，U2（74LS161D）为低位片即个位模块，用A、B、C、D四个输入端的高低电平实现个位预置数；（2）用开关控制U2的EP使能端高低电平实现暂停功能；（3）U2的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端；（4）U2的使能端ET始终接有效的高电平，清零端CR始终接无效的高电平；因为用的是反馈置数法，U2实现0（0000）~9（1001）的十进制循环，U2的QD和QA段用作二输入与非门U5A（74LS00D）的输入端，其输出端连接到U2的LD上。

（5）U2的四个输出端QD、QC、QB、QA连接U4数码管的D、C、B、A输入端，从而显示0~9这十个状态。

图1 个位模块原理图4.2 十位模块（1）利用反馈置数法，U1（74LS161D）为高位片即十位模块，用A、B、C 三个输入端的高低电平实现十位预置数；（2）U1的CP脉冲端连接555定时器构成的多谐振荡器的矩形脉冲输出端；（3）U1的使能端ET、EP始终接有效的高电平，清零端CR始终接无效的高电平；（4）因为用的是反馈置数法，U1实现0（0000）~5（0101）的六进制循环，U1的QC和QA端与个位数的QD和QA端用作四输入与非门U6A（74LS20D）的输入端，其输出端连接到U1的LD上。

60进制计数器实验报告

五、整体电路及实现
电容充电时间：tp1=0.7(R1+R2)C
电容放电时间：tp2＝0.7R2 C
电路振荡周期：T=tp1+tp2=0.7(R1+2R2)C
电路震荡频率：f=1/T
由此得到振荡周期为1s的脉冲信号。
产生的脉冲信号波形如下图所示：
（2）74LS161的16进制改10进制(低位)
（3）74LS161的16进制改6进制（高位）
（2）、确定使用74LS161芯片的个数。74LS161有16个状态，十进制计数器有10个状态，只用一片74LS161就可以实现模为10的计数器。实现六十进制，需要两片74LS161芯片。
（3）、确定输出状态。计数器应从0000状态开始计数，当低位第十个脉冲出现时，即1010状态出现时立即返回0000状态。高位第六个脉冲出现时，即0110状态出现时立即返回0000状态。
三、逻辑功能表
74LS161逻辑功能表
输入
输出
CR
LD
CTP
CTT
CP
D3
D2
D1
D0
Q3
Q2
Q1
Q0
0
*
*
*
*
*
*
*
*
L
L
L
L
1
0
*
*
↑
D3
D2
D1
D0
D3
D2
D1
D0
1
1
*
0
↑
*
*
*
*
保持
1
1
0
*
*
*
*
*
*
保持
1
1
1

60计数器工作原理

60计数器工作原理
60计数器是一种数字电路元件，用于实现60进制的计数功能。

其工作原理如下：
1. 输入信号：60计数器通常有一个时钟输入信号。

当时钟信
号的一个脉冲到达时，计数器会按照特定的规则进行计数。

2. 初始化：计数器在初始状态下一般为0，即所有计数位上都
为0。

3. 计数规则：60计数器通常由多个计数位组成，每个计数位
都有两种状态：0和1。

当计数器接收到一个时钟脉冲时，它
会根据特定的规则将计数位递增，并将进位（carry out）信号
传递到高位。

4. 进位规则：在60计数器中，当最低位计数位达到其最大值（59时），它会产生一个进位信号。

这个进位信号会传递给
高位计数位，引起它们进行递增。

5. 循环：当最高位计数位达到其最大值时（59时），它也会
产生一个进位信号。

这个进位信号又会传递到最低位计数位，从而形成一个循环。

整个计数器会在0到59之间循环计数。

6. 外部控制：60计数器通常还有一些控制信号，如使能信号
和复位信号。

使能信号可以控制计数器的启用与禁用，而复位信号可以将计数器的状态重置为初始状态。

通过上述工作原理，60计数器可以实现60进制的计数功能，用于计时、频率分频、时钟同步等应用。

数电课程设计(60进制计数器设计)

目录摘要： (2)1设计题目 (2)1.1设计要求 (2)2题目分析 (2)3设计思路与原理 (3)3.1 LED简介 (3)3.2 芯片74290及六十进制计数器的设计 (4)3.3 三十九进制计数器 (6)4电路图的仿真 (7)4.1六十进制计数器的仿真 (7)4.2三十九进制计数器的仿真 (8)5仪器列表 (9)6心得体会 (9)7参考文献 (10)摘要：要获得N进制计数器，常用的方法有两种：一是用时钟触发器和门电路来设计：二是用集成计数器来构成。

当要得到一些进制数大的计数器时，用时钟触发器和门电路来实现就显的很复杂。

我们就可以用集成计数器来构成，当然集成计数器是厂家已定型的产品，其函数关系已被固化在芯片中，状态分配以及编码我们自己是不可以更改的，而且多为纯自然态序编码，因而利用清零端或置数控制端，让电路跳过某些状态而获得N进制的计数器。

1设计题目60进制计数器的设计1.1设计要求（1）要求学生掌握74系列的芯片和LED的原理和使用方法。

（2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。

1.2设计任务（1）完成一个60进制的计数器。

（2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。

59显示后，又从00重新开始计数。

2题目分析要实现60进制的计数器，单用一片计数器无法实现，我们可以利用级联方式获得大容量的N进制计数器，60进制的计数器就可以由六进制和十进制计数器级联起来构成。

CP 3设计思路与原理 3.1 LED 简介LED 是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。

七段发光管分别称为a 、b 、c 、d 、e 、f ，g ，构成字型“8”，如图（a ）所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。

不加电压则变暗，为了保护各段LED 不被损坏，需外加限流电阻。

信号源计数器数码显示器十进制计数器（个位）六进制计数器（十位）其真值表如下。

89C205160进制计数器实验报告

开放式电路实验报告实验二基于89C2051的60进制计数器的实现班级：软1215班成员：王俊福、宋渊、徐耀阳 2014 年 10 月 15 日实验二基于89C2051的60进制计数器的实现一、实验目的通过搭建电路并且编程实现60进制计数器，我们学习到89C2051的简单运用以及部分的电路原理，并且学会了对单片机的IO口的简单操作，同时也明白了计数器LED的发光原理。

二．实验原理计数器通过LED显示，分为十位和各位单独显示。

每一个LED计数器显示电路(如图所示)是由8个发光二极管（七个二极管拼接成数字0—9，一个二极管显示为小数点）和8个电阻构成的电路。

发光二极管与电阻对应串联,然后接在与之相对应的IO口的特定位上。

通过软件编程对IO口输出高低电平来实现LED的亮灭。

由于发光二极管的导通电压一般为1.7V以上，另外，他的工作电流根据型号不同一般为1mA到30mA，电阻选择范围100欧姆～3千欧姆在此我们这里选用560欧姆的电阻。

三．实验电路图四．实验设备及元器件汇综同实验一的器件都一样，只不过这一次实验是把原件都集成到了电路板上，然后编程对芯片进行烧写，实现计数器程序。

五．实验过程简述1、研究电路图，看懂60进制计数器的实现的电路原理。

2、然后把89C2051控制电路和LED显示电路按照编码要求连接。

3、测试电路，观察是否得到正确的60进制计数器显示，若出现错误则按照各部分的功能原理查找错误并纠正。

六．实验总结1）比较C，ASM汇编语言编程的不同？答：汇编语言是一种用文字助记符来表示机器指令的符号化语言，是最接近机器码的一种语言。

其主要优点是占用资源少，程序执行效率高，但是在不同的CPU上不易移植。

2）比较一下定时器中断和软件延时实现定时的优劣异同?答：中断的优点在于响应的及时性，而且在中断程序执行的时候，还可以有处理其他程序，进行精确的计时，比如秒表，时钟，微波炉等的定时系统。

而软件延时是通过空指令或者无用循环来消耗一定的机器周期达到延时的效果，在此期间程序不可以再做别的事情。

60进制计数器

题目60计数器60进制计数器主要内容：利用QuartusII设计一个六十进制计数器。

该电路是采用整体置数法接成的六十进制计数器。

首先需要两片74160接成一百进制的计数器，然后将电路的60状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，从而得到六十进制计数器。

主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到60时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。

1方案选择与电路原理图的设计使用具有一定频率的时钟信号作为计数器的时钟脉冲作为同步控制信号，整体电路通过两片74160与其他门电路辅助等单元电路构成以实现置数进位功能。

图2.1为六十进制计数器的总体电路原理框图。

图1.1 电路原理框图1.1单元电路一：十进制计数器电路（个位）本电路采用74160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。

每输入10个计数脉冲，计数器便工作一个循环，并且在进位端RCO产生一个进位输出信号。

其功能表如表2-1所示，连接方式如图2.2所示。

此片工作时进位端RCO在没有进位时RCO=0，因此第二片ENP·ENT＝0，第二片不工作。

表2-1 同步十进制计数器功能表在新建好的block文件的图形编辑窗口中双击鼠标，或点击图中“符号工具”按钮，或者选择菜单Edit下的Insert Symbol命令，即可对元件进行选择。

选择元件库中的ot hers—maxplus2—74160。

点击工具栏中Orthogonal Node Tool按钮便可以对端子间进行连线，其中值得注意的是，点击工具栏中Orthogonal Bus Tool按钮可以通过总线进行连接。

1.2 单元电路二：十进制计数器（十位）本电路同样采用74160作为十进制计数器，如图2.3所示。

六十进制计数器实验报告6

实验名称: 六十进制计数器一、实验目的设计一个六十进制计数器。

二．实验原理用元件例化语句实现三．实验记录1.写出实验所需程序，编写程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISGENERIC(count_value:INTEGER:=9);PORT(clk,clr,en:IN STD_LOGIC;co:OUT STD_LOGIC;count:OUT INTEGER RANGE 0 TO count_value); END counter;ARCHITECTURE a OF counter ISSIGNAL cnt:INTEGER RANGE 0 TO count_value; BEGINPROCESS(clk,clr)BEGINIF clr='1' thencnt<=0;ELSIf(clk'event and clk='1') thenIf en='1'thenIF cnt=count_value thencnt<=0;ELSEcnt<=cnt+1;END IF;END IF;END IF;END PROCESS;co<='1' WHEN cnt=count_value ELSE '0';count<=cnt;END a;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY timer ISPORT(clk,reset,enable:IN STD_LOGIC;sh:OUT INTEGER RANGE 0 TO 5;SL:OUT INTEGER RANGE 0 TO 9);END timer;ARCHITECTURE stru OF timer ISSIGNAL sh_en:STD_LOGIC;COMPONENT counter ISGENERIC(count_value:INTEGER:=9);PORT(clk,clr,en: IN STD_LOGIC;co:OUT STD_LOGIC;count:OUT INTEGER RANGE 0 TO count_value);END COMPONENT;BEGINCNT1S:counterGENERIC MAP(count_value=>9)PORT MAP(clk=>clk,clr=>reset,en=>enable,co=>sh_en,count=>sl);CNT10S:counterGENERIC MAP(count_value=>5)PORT MAP(clk=>clk,clr=>reset,en=>sh_en,count=>sh);END stru;保存为.vhdl文件，进行编译。