变模计数器
基于FPGA的自动变模全数字锁相环的设计
基于FPGA的自动变模全数字锁相环的设计甘国妹;曹江亮;于丞琳【摘要】为了缩短全数字锁相环的捕捉时间,减少同步误差,本文提出了采用双D 边沿鉴相器和自动变模控制器相结合的方法,并通过基于Quartus II和ModelsimSE的软件仿真对该全数字锁相环的性能进行了验证.仿真结果表明,当进入锁相区时,锁相环趋于动态稳定,只在较小的相位差之间来回摆动,该设计可有效地克服环路捕捉时间与抗噪声性能的矛盾.【期刊名称】《玉林师范学院学报》【年(卷),期】2018(039)005【总页数】6页(P35-40)【关键词】全数字锁相环;自动变模控制;FPGA【作者】甘国妹;曹江亮;于丞琳【作者单位】玉林师范学院电子与通信工程学院,广西玉林 537000;玉林师范学院电子与通信工程学院,广西玉林 537000;玉林师范学院电子与通信工程学院,广西玉林 537000【正文语种】中文【中图分类】TN06锁相环是大部分电子线路的核心功能模块，其可迅速且精准地获得电网的频率和相位信息，以确保其对电力系统的控制以及保证其可靠稳定运行［1-3］．锁相环分为软件锁相环和硬件锁相环，其中硬件锁相环具有实现简单、成本低的优点，而全数字锁相环（All Digital Phase-Locked Loop，ADPLL）可靠性高、性能更稳定、更有利于集成［4-6］．传统的ADPLL固定模分频，环路滤波器为比例结构，存在锁相速度慢，锁相范围窄的缺点［7］．文献［8］采用FPGA实现改进型全数字锁相环的片上系统设计，但必须保证逆变器工作在谐振频率点附近，才能避免失锁；文献［9］采用比例积分结构的环路滤波器消除了锁相误差，但该锁相环必须采用较高的时钟频率来实现．本文利用双D边沿鉴相器和随机徘徊序列滤波器，设计了一种自动变模的全数字锁相环系统，通过对滤波器的模数K进行自动调节，不断输出carry或borrow脉冲，消除相位抖动问题，大大提高了锁相速度，对于跟踪信号，当起始相位误差约为最大值180°时，在少于10个输入信号周期系统就可快速而准确的锁定．1 数字锁相环的工作原理数字锁相环主要由数字鉴相器（Digital Phase Discriminator，DPD）、数字环路滤波器（Digital Loop Filter，DLF）、可控振荡器（Digital Controlled Oscillator，DCO）和N倍分频器组成，各部件是由数字电路实现的．数字锁相环的基本结构框图如图1所示．图1 数字锁相环原理框图Fig.1 Block diagram of the digital phase-locked loop图1 构成了一个反馈回路，当输入信号和锁相信号同频同相后，环路滤波器将不再输出控制信号．此时数字锁相环处于稳定状态，输入信号的相位被锁定．2 全数字锁相环的实现本设计所用到的FPGA开发工具分别是Altera公司的Quartus II 11.0和Mentor 公司的ModelsimSE 10.1a2种软件开发工具．利用Verilog HDL语言［10］进行全数字锁相环的硬件电路的设计，再利用上述2种软件工具进行系统综合、仿真及验证．2.1 鉴相器模块鉴相器采用双D边沿型数字鉴相器（图2）．鉴相器模块updn反映的是输入信号和锁相环反馈信号的相位误差，ue反映的是和的超前滞后信息．图2 鉴相器模块Fig.2 The phase detector module2.2 自动变模控制器模块自动变模控制器的作用是根据量化过的updn信息，为环路滤波器提供K值（图3）．图3 自动变模控制器模块Fig.3 Automatic variable mode control module2.3 滤波器模块根据自动变模控制器［11］模块提供的值和鉴相器模块输出的ue进行自加或自减，并输出borrow或carry脉冲（图4）．图4 滤波器模块Fig.4 Filter module当ue输入为高电平时Count进行自减运算，当减至0溢出时输出borrow脉冲；当ue输入为低电平时Count进行自加运算，当加至溢出时，输出carry脉冲．2.4 振荡器模块振荡器模块根据输入的borrow或carry脉冲信号，对输出的脉冲序列idout减去或加上几个本地时钟脉冲，最后实现对全数字锁相环（ADPLL）的反馈信号即锁相信号的相位调整（图5）．图5 振荡器模块Fig.5 Oscillator module出现inc脉冲时，就在idout脉冲序列中加上1个时钟脉冲；当出现dec脉冲时，就在idout脉冲序列中减去1个时钟脉冲；当既无inc脉冲又无dec脉冲时，输出的idout脉冲序列为本地时钟二分频信号．3.5 N倍分频器模块N倍分频器模块的作用是对idout脉冲序列进行N倍分频，最终输出即锁相信号（图6）．图6 N倍分频器模块Fig.6 times the frequency divider module3 全数字锁相环的综合仿真和结果分析3.1 全数字锁相环的顶层设计利用双D边沿鉴相器和自动变模控制器相结合的方法，可很好地解决锁相环追踪速度较慢的问题．首先双D边沿鉴相器可提供其它鉴相器没有的相位差信息，这为自动变模控制器对相位差进行量化提供了便利的实行基础；在此基础上根据量化的相位差，可选择滤波器的k值，从而控制调相的速度和精度，使其可以很快进入锁定状态．综上可以得到全数字锁相环的顶层设计见图7．图7 全数字锁相环的顶层设计图Fig.7 Top-level alldigitalphase-locked loop design3.2 全数字锁相环的仿真和结果分析在利用Modelsim进行功能仿真的时候的频率设为50 kHz，分频器M值设为500，端口H始终设为高电平．i为相位差updn的量化值，carry和borrow为加和减脉冲的控制信号．由于DCO在没carry和borrow信号时输出的是本地时钟二分频信号，可得：由此可得仿真图（图8），其中，图8 a是锁相环进入快捕区的仿真波形，图8 b 是锁相环进入慢捕区的仿真波形，图8 c是锁相环进入锁相区的仿真波形．图8 仿真结果Fig.8 The simulation results从仿真的波形（图8）可见：当锁相环进入快捕区时，相位误差较大．相应的K值较小，相位可以得到很快的调节但精度不高；当锁相环进入慢捕区时，相位误差较小．相应的K值较大，相位调节得很慢但精度较高；经实验测得，锁相时间约为100 ms．3.3 结果分析该锁相环取=50 Hz，M=500，并设定与的初始相位差为π．由表1可见，其中K 变模可逆计数器的模数K，对全数字锁相环的锁定时间起关键作用．表1 K取不同值的仿真结果比较Tab.1 K different values of the simulation result of the comparison模数K 捕捉时间/（t/ms）同步误差快捕区慢捕区同步区25 211 25 24 23 25 211 27 26 25 25 211 211 211 211 53 2135 63 2714大小小小小进入锁相区DLF也是以K值进行连续计数，并不断输出carry或borrow脉冲．若想锁相环的状态更加稳定，可设置DLF的enable使能端口，从而控制carry或borrow脉冲的输出，消除相位抖动的问题．4 小结本设计采取了增设自动变模控制器功能模块的方法解决该问题．自动变模控制器根据鉴相器提供的updn相位误差信号，对其进行量化．再根据量化值的大小选区K 值，之后将其送入环路滤波器，环路滤波器根据变模控制器提供的K值进行工作．采用自动变模控制方式，既使锁相环既可缩短捕捉时间，又减少同步误差．当进入锁相区时，锁相环趋于动态稳定，只在较小的相位差之间来回摆动．其可有效地克服环路捕捉时间与抗噪声性能之间的矛盾．【参考文献】【相关文献】［1］吴厚航.FPGA快速入门.北京.北京航空航天大学出版社［M］，2013.［2］杨素行.模拟电子技术基础简明教程［M］.3版，高等教育出版社，2006.［3］姜志健，庄建军.基于FPGA的高精度频率设计与实现［J］.电子测量技术，2017，40（5）：41-46.［4］李朝阳.数字频率计的设计与实现［J］.电子测试，2017（14）：5-6.［5］王磊，宫爱妮.基于FPGA的等精度数字频率计［J］.数码世界，2017，6（4）：81-84.。
四进制二位设计模7计数计数器
四进制是一种基于4个数字的计数系统，数字分别是0、1、2、3。
一个二位的四进制计数器可以用来计数从00到33的所有数字。
在设计一个四进制二位计数计数器时，我们可以使用两个触发器和逻辑门来实现。
下面是一种可能的设计：
设计一个触发器，可以存储一个四进制位的值。
这可以是一个D触发器，它有一个数据输入（D）和一个时钟输入（CLK），以及一个输出（Q）。
连接两个触发器，形成一个二位计数器。
将第一个触发器的时钟输入（CLK）连接到一个时钟源或计时器。
将第一个触发器的输出（Q）连接到第二个触发器的数据输入（D）。
这样，第二个触发器将根据第一个触发器的输出进行更新。
为了实现计数逻辑，我们需要使用逻辑门。
使用与门和非门来生成适当的时钟信号和数据输入信号，以实现四进制计数。
以下是逻辑门的连接：
将第一个触发器的输出（Q）连接到一个与门的一个输入。
将第一个触发器的输出（Q）连接到一个非门。
将非门的输出连接到另一个与门的一个输入。
将时钟源或计时器连接到另一个与门的一个输入。
将第二个触发器的时钟输入（CLK）连接到与门的输出。
这个逻辑电路的作用是：当第一个触发器的输出为3时，它会激活非门，使得与门的输出为1，将时钟信号传递给第二个触发器，使其计数。
否则，与门的输出为0，第二个触发器的时钟输入保持不变，不进行计数。
这样，当时钟源或计时器的时钟信号输入到该电路时，二位四进制计数器将以顺序计数的方式显示从00到33的数字。
全数字锁相环的设计及分析
全数字锁相环的设计及分析蒲晓婷【摘要】提出了一种利用FPGA设计一阶全数字锁相环的方法.首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,接着利用VHDL语言完成各个模块的设计,并给出了工作时序图,最后在理论分析的基础上建立了一阶全数字锁相环的数学模型.仿真实验验证了这种全数字锁相环实现的可行性,实验结果与理论分析基本一致.【期刊名称】《现代电子技术》【年(卷),期】2008(031)005【总页数】4页(P173-175,178)【关键词】全数字锁相环;FPGA;VHDL;数学模型【作者】蒲晓婷【作者单位】西安微电子技术研究所,陕西,西安,710075【正文语种】中文【中图分类】TN9141 引言锁相环[1]是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。
传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(All Digital Phase-Locked Loop)逐步发展起来。
所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。
全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A/D及D/A转换。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA) 技术的发展,可以采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL语言来设计专用芯片ASIC 和数字系统。
本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SOC ，构成片内锁相环。
全数字锁相环设计1
全数字锁相环设计1全数字锁相环设计锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip)的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
计数器
此上升沿使十位的74LS192(2)从0000开始计数 直到第100 此上升沿使十位的74LS192(2)从0000开始计数,直到第100 开始计数, CP脉冲作用后 计数器由1001 1001恢复为 脉冲作用后, 恢复为0000 0000, 个CP脉冲作用后,计数器由1001 1001恢复为0000 0000,完成 一次计数循环. 一次计数循环.
▲ 二—五—十进制计数器74LS90 十进制计数器74LS90
二进制计数器:FF0构成一个二进制计数器; 构成一个二进制计数器; 二进制计数器: 五进制计数器: 异步计数器(五进制计数器) 五进制计数器:FF1,FF2,FF3构成模 5异步计数器(五进制计数器); 8421码异步十进制计数器:时钟脉冲接CP 8421码异步十进制计数器:时钟脉冲接CP0 ,CP1端与Q0端相连. 端与Q 端相连. 码异步十进制计数器 5421码异步十进制计数器:时钟脉冲接CP 5421码异步十进制计数器:时钟脉冲接CP1 ,CP0端与Q3端相连. 端与Q 端相连. 码异步十进制计数器 74LS90又称为 74LS90又称为二—五—十进制计数器. 又称为二 进制计数器.
Q3 Q2 Q1 Q0
0 0 0 0 0 0 0 0 1 0 0 1 计 数 计 数 计 数 计 数
▲ 引脚功能说明 S1, S2:S1 S2 = 1时,计数器置"9",即被置成1001状态,与CP无关.且优 先 时 计数器置" ,即被置成 状态, 无关. 状态 无关 , 级别最高. 级别最高. RD1 RD2:当S1 S2 = 0时,RD1 RD2 = 1计数器清零. 计数器清零. 时 计数器清零 Q3Q2Q1Q0:输出端 CP0, CP1:双时钟输入端
0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0
数字锁相环设计
引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip )的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
基于FPGA的模可变16进制加法器的设计
课程设计任务书学生姓名：兰翔专业班级：电子科学与技术2班指导教师：葛华工作单位：信息工程学院题目:模可变16位加法计数器设计初始条件：QuartusII6.0，微机要求完成的主要任务:深入学习Verilog HDL语言与FPGA理论知识。
利用QuartusII强大的硬件语言处理功能，数字电路仿真功能以及波形处理功能，实现模可变16位加法计数器设计。
1.利用Verilog HDL语言描述计数器功能；2.用QuartusII对Verilog HDL语言进行仿真；3. 撰写《EDA技术应用实践》课程设计说明书。
时间安排：学习Verilog HDL语言的概况第1天学习Verilog HDL语言的基本知识第2、3天学习QuartusII的应用环境，仿真功能。
第4、5天课程设计第6-9天答辩第10天指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)A BSTRACT.......................................................... I I1.设计任务 (1)1.1初始条件 (1)1.2课题要求 (1)1.3设计要求 (1)2.Q UARTUS II简介 (2)3.课题内容 (3)3.1 总体框图 (3)3.2 各部分功能 (3)3.2.1按键触发 (3)3.2.2 LED显示部分 (5)3.2.3计数部分 (6)4.心得体会 (8)参考文献 (9)附录一V ERILOG HDL原程序 (10)附录二总原理图 (15)摘要FPGA（Field Programmable Gate Array）即“现场可编程门阵列”是应着当代微电子技术迅猛发展而产生的一种技术，到现在为止，已经存在了27年。
由于其电路执行速度快、上市时间短、成本低廉、可靠性高、易于维护升级而被人们所青睐，目前已经广泛用于通信、信号处理、嵌入式处理器、图形处理和工业控制的领域。
本次课设就是在Altera公司的FPGA设计平台QuartusII上进行的计数器设计。
基于DE2-115开发板的FPGA入门设计实验
基于DE2-115开发板的FPGA入门设计实验1、Lab1: 4位加法器、减法器的设计1.1 摘要在文件add_sub里面的工程文件operation_4.v为顶层文件，该顶层文件包含了三个子模块，分别为数码管显示模块，4位带进位的二进制加法器模块和4位带借位的二进制减法器模块，最后通过DE2-115开发板显示实验结果。
1.2 程序1）add_4bits.v 加法器module adder_4bits(input clk,input rst_n,input [3:0] x,input [3:0] y,output reg [3:0] sum,output reg carry_out //溢出位);always@(posedge clk or negedge rst_n)beginif(!rst_n){carry_out, sum} <= 0;else{carry_out, sum} = x + y;endendmodule2）substractor_4bits.v减法器module subtractor_4bits(input clk,input rst_n,input [3:0] x,input [3:0] y,output r eg [3:0] sub,output r eg borrow_out);always@(posedge clk or negedge rst_n) beginif(!rst_n){borrow_out, sub} <= 0;elsebeginif(x >= y){borrow_out, sub} = {1'b0, x - y};else{borrow_out, sub} = {1'b1, x - y};endendendmodule3)seg7_lut.v 数码管显示译码模块module Seg7_lut(input [3:0] iDIG,output r eg [6:0] oSEG);always @(iDIG)begincase(iDIG)4'h1: oSEG = 7'b1111001; // ---t----4'h2: oSEG = 7'b0100100; // | |4'h3: oSEG = 7'b0110000; // lt rt4'h4: oSEG = 7'b0011001; // | |4'h5: oSEG = 7'b0010010; // ---m----4'h6: oSEG = 7'b0000010; // | |4'h7: oSEG = 7'b1111000; // lb rb4'h8: oSEG = 7'b0000000; // | |4'h9: oSEG = 7'b0011000; // ---b----4'ha: oSEG = 7'b0001000;4'hb: oSEG = 7'b0000011;4'hc: oSEG = 7'b1000110;4'hd: oSEG = 7'b0100001;4'he: oSEG = 7'b0000110;4'hf: oSEG = 7'b0001110;4'h0: oSEG = 7'b1000000;endcaseendendmodule1.3 结果本设计通过Verilog HDL硬件描述语言。
计数器的原理
计数器的原理为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
计数脉冲和各触发器输出端的波形如图2所示。
图2直观地反映出最低位触发器Q0在CP 脉冲后沿触发，而各高位触发器又是在相邻低位触发器输出波形的后沿触发。
从图中还可以看出每经过一级触发器，脉冲波形的周期就增加1倍，即频率降低一半，则从Q0引出的脉冲对计数脉冲为两（21）分频，从Q1引出的脉冲对计数脉冲为四（22）分频，依此类推，从n位触发器输出端Q n引出的脉冲对计数脉冲为2n分频，因此，计数器可以用于分频电路。
对异步二进制加法计数器的特点归纳如下：1）计数器由若干个计数型触发器所组成，各触发器之间的连接方式取决于触发器的类型。
如由脉冲下降沿触发的触发器组成，则进位信号从Q端引出，如用脉冲上升沿触发的触发器构成计数器，则进位信号从Q端引出。
2）n个触发器具有2n个状态，其计数容量（即能记住的最大二进制数）为2n-1。
表1 4位异步二进制加法计数器状态表3）图1所示的二进制计数器的CP脉冲只加到最低位触发器，其他各位触发器则由相邻低位触发器的进位脉冲来触发，因此其状态的变换有先有后，是异步的，其计数的速度难以提高。
可编程逻辑器件实验报告
实验1:四位加减法器设计1。
实验任务：设计带借位、进位的4位二进制减法、加法器。
2。
实验要求:要考虑借位、进位。
在软件环境下，编写源文件并用器件实现。
3。
实验过程：（1）原理分析：多位减加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器，串行进位是将全加器进行级联构成的，这种方式电路会比较简单。
本次实验中采用了自底向上（Bottom—Up）的分层次电路设计方法。
实际上，Verilog HDL 语言中的加减运算符为程序设计提供了很大的便利，此次实验又采用它实现了加减法器.（2）Verilog HDL源文件设计：［1]。
利用算术运算符的程序设计:module adderandsubtracter（s,k,cin,cout)；input cin，k;parameter[3：0] aa = 4'b0100;parameter[3：0］bb = 4'b0101;output cout;output[3:0] s;reg cout，s；always＠(k)beginif(k == 1）｛cout,s｝〈= aa+bb+cin；else｛cout，s｝<= aa-bb—cin;endendmodule[2］。
自底向上（Bottom—Up）的分层次电路设计方法的Verilog HDL源文件。
module Adderandsubtracter1 bit （k，A，B，Cin ，Sum，Cout ）；input A，B，Cin,k;output Sum，Cout；parameter[3：0] A = 4'b0100；parameter［3：0] B = 4'b0101;assign Sum=(（（A^k）^B)^Cin）^k；assign Cout=(（A^k)＆B）| (（A^k)＆Cin) | （B＆Cin）；end modulemodule Adderorsubtracter4bit (k，First, Second, Carry_In, Sum_out, Carry_out）；input［0：3] First，Second;input Carry_in；output[0：3] Sum_out;output Carry_out;wire ［0：2］Car；always@（k）beginif（k == 0)Adderandsubtracter1 bitA1 (First［3］，Second[3］，Carry_in,Sum_out[3],Car[2]）;A2 （First[2］，Second[2], Car［2］，Sum_out［3]，Car［1]);A3 (First［3],Second[3]，Car［1］,Sum_out[3]，Car[0]）；A4 (First[3］，Second［3］，Car[0]，Sum_out[3]，Carry_out）；elseAdderandsubtracter1 bitA1 (First［3],Second［3],Carry_in,Sum_out[3],Car［2]);A2 (First[2]，Second［2］，Car[2］,Sum_out［3]，Car[1]）；A3 （First［3］，Second［3]，Car［1]，Sum_out[3]，Car[0])；A4 （First［3］,Second［3], Car[0］，Sum_out［3］，Carry_out);endend module（3）编译源文件：在主界面Process窗口中双击Translate Design，对所编辑的代码进行综合,通过后会出现绿色对号。
5章时序逻辑电路复习题
时序逻辑电路一、选择题：1、相同计数器的异步计数器和同步计数器相比,一般情况下( )A. 驱动方程简单B. 使用触发器个数少C. 工作速度快D. 以上都不对2、n级触发器构成的环形计数器,其有效循环的状态数是( )A. n个B. 2个C. 4个D. 6个3、下图所示波形是一个( C )进制加法计数器的波形图。
试问它有( A )个无效状态。
A .2； B. 4 ； C. 6； D. 12CPQ1Q2Q34、设计计数器时应选用（）。
A．边沿触发器 B．基本触发器C．同步触发器 D．施密特触发器5、一块7490十进制计数器中,它含有的触发器个数是( )A. 4B. 2C. 1D. 66、n级触发器构成的扭环形计数器,其有效循环的状态数是( )A. 2n个B. n个C. 4个D. 6个7、时序逻辑电路中一定包含（）A.触发器B.组合逻辑电路C.移位寄存器D.译码器8、用n个触发器构成计数器，可得到的最大计数长度为（）A. 2n C.2n D.n9、有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数（）A.右移二位B.左移一位C. 右移二位D.左移一位10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1，则输出序列Z=（）X/Z 0/11/0 S1 S2 0/01/1A. 0101 .1011 C11、、一位8421BCD码计数器至少需要（）个触发器A. 4B. 3C.512、利用中规模集成计数器构成任意进制计数器的方法有( ABC )A.复位法 B .预置数法 C .级联复位法 13、在移位寄存器中采用并行输出比串行输出 （ ）。
A.快B.慢C.一样快D.不确定14、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A. 5 .4 C D. 315、在下列逻辑电路中，不是组合逻辑电路的有（ ）。
A. 寄存器B.编码器C.全加器D. 译码器 16、一个 4 位移位寄存器可以构成最长计数器的长度是（ ）。
天津工业大学历年数字电路试卷..
三．已知逻辑电路如图所示,试分析其逻辑功能。
(10分)解：⑴由逻辑图写出逻辑表达式并化简:四．某汽车驾驶员培训班进行结业考试。
有三名评判员，其中A为主评判员，B 和C为副评判员。
在评判时按少数服从多数原则通过。
但若主评判员认为合格,亦可通过。
试用3-8译码器及逻辑门实现此逻辑电路。
（15分）五试用四选一数据选择器实现函数 (5分) Z1 = A+B六．分析如图所示电路的逻辑功能，并画出初始状态 Q1Q0 = 00的完整状态转换图和波形图。
(10分)解：⑴根据逻辑图列激励方程和状态方程为：⑷该电路功能为同步两位二进制计数器，计数模M=4，在状态为Q1Q0=11时进位输出为1。
(2分)七 (15分) 由CT74LS161及门电路组成的时序电路如图所示。
要求：⒈分别画出当M=1和M=0时的状态转换图；⒉分析该电路的功能,说明电路分别为几进制。
CT74LS161为四位二进制加法计数器,其功能表见下表。
⒉分析电路功能：（5分）当M=0时，电路为模8的计数器。
而当M=1时，电路为模5的计数器。
该电路为一可变模计数器。
八．试用JK触发器设计一个状态如下图的时序电路。
并检验电路能否自启动。
（15分）解：⒈写出次态卡诺图：（4分）⒉根据JK的特性方程，写激励方程（3分）：经比较：⒊根据得到的方程式画出逻辑图如下所示：（5分）⒋检查电路能否自启动完整的状态转换图如下图所示，电路能自启动（3分）。
2004~2005年第一学期《数字电子技术基础》期末试卷（A）答案一、填空题。
（每空2分，共20分）⒈函数的最小项表达式（ 1，4，5，6，7 ）。
⒉函数的反函数=。
⒊若已知。
判断等式成立的最简方法是依据以下(b) 规则(a) 代入规则； (b) 对偶规则； (c) 反演规则；(d) 互补规则。
⒋若将一TTL异或门（输入端为A、B）当作反相器使用，则A、B端应（a) 连接？(a)A或B中有一个接1； (b) A或B中有一个接0； (c) A和B并联使用； (d)不能实现。
集成电路课程设计模三计数器设计
集成电路课程设计题目模三计数器设计姓名学号专业班级湖南大学集成电路课程设计第1页引言计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。
以电子计数器为代表的计数器于本世纪五十年代初问世,二十多年来发展十分迅速,目前的面貌已焕然一新,性能不断完善,功能不断扩大,自动化程度不断提高,早已冲破了早期只能用于测量频率或计数的概念而渗透到各个测量技术领域中,成为尖端科学研究、通讯、导航以及精密计量不可缺少的设备。
在数字电子技术中应用的最多的时序逻辑电路。
计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。
但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。
大部分计数器如电子计数器等都经历了电子管、晶体管、集成电路三个发展阶段。
集成电路的发展和应用,使计数器有可能采用最先进的电路元件和技术,因而电子计数器的性能更臻完美。
随着计数器技术的不断发展与进步，计数器的种类越来越多，应用的范围越来越广，随之而来的竞争也越来越激烈。
过硬的技术也成为众多生产厂商竞争的焦点之一。
厂商为了在竞争中处于不败之地，从而不断地改进技术，增加产品的种类。
现计数器的种类已增加到：电磁计数器、电子计数器、机械计数器（拉动机械计数器、转动机械计数器、按动机械计数器、测长机械计数器）、液晶计数器等，计数器的应用范围也遍布各个行业。
FPGA实验报告
实验一：七段数码管实验要求：在ISP Design EXPERT System环境下，编写设计七段数码管译码器源文件，并下载到实验开发板上的ispLSI1016E80LJ和ispGDS14中,验证其功能是否正确。
输入在A,B,C三个按钮开关的控制下,经ispGDS14,到译码器使输出a1,b1,c1,d1,e1,f1,g1驱动七段数码管为相应的数字。
实验步骤：步骤一：打开ispDesign EXPERT,单击file，选择new project，建立工程文件，选择 project type：Verilog HDL ；步骤二：给工程起名，选中器件为ispLSI1016E-80LJ44；步骤三：选择上面左下角的Verilog Module ，设置便于识别的名称；步骤四：在TextEditer中编辑输入Verilog 语言源程序：module liang1(a1,b1,c1,d1,e1,f1,g1,A,B,C );output a1,b1,c1,d1,e1,f1,g1;input A,B,C;reg a1,b1,c1,d1,e1,f1,g1;always @(A or B or C)begincase({A,B,C})3'd0:{a1,b1,c1,d1,e1,f1,g1}=7'b1111110;3'd1:{a1,b1,c1,d1,e1,f1,g1}=7'b0110000;3'd2:{a1,b1,c1,d1,e1,f1,g1}=7'b1101101;3'd3:{a1,b1,c1,d1,e1,f1,g1}=7'b1111001;3'd4:{a1,b1,c1,d1,e1,f1,g1}=7'b0110011;3'd5:{a1,b1,c1,d1,e1,f1,g1}=7'b1011011;3'd6:{a1,b1,c1,d1,e1,f1,g1}=7'b1011111;3'd7:{a1,b1,c1,d1,e1,f1,g1}=7'b1110000;default: {a1,b1,c1,d1,e1,f1,g1}=7'bx;endcaseendendmodule步骤五：选择tools，synplicity synplify synthesis，点击菜单栏上的“P”，ADD work；步骤六：图中左边选中ispLSI1016E-80LJ44。
全数字锁相环（DPLL）的原理简介以及verilog设计代码
全数字锁相环（DPLL）的原理简介以及verilog设计代码随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM ⽴体声解码、彩⾊副载波同步、图象处理等各个⽅⾯得到了⼴泛的应⽤。
数字锁相环不仅吸收了数字电路可靠性⾼、体积⼩、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能⼒，已成为锁相技术发展的⽅向。
所谓数字PLL，就是指应⽤于数字系统的PLL，也就是说数字PLL中的各个模块都是以数字器件来实现的，是⼀个数字的电路。
数字锁相环的优点是电路最简单有效,可采⽤没有压控的晶振,降低了成本,提⾼了晶振的稳定性。
但缺点是和模拟锁相环⼀样,⼀旦失去基准频率,输出频率⽴刻跳回振荡器本⾝的频率;另外还有⼀个缺点,就是当进⾏频率调整的时候，输出频率会产⽣抖动，频差越⼤，抖动会越⼤于密，不利于某些场合的应⽤。
随着⼤规模、超⾼速的数字集成电路的发展，为数字锁相环路的研究与应⽤提供了⼴阔空间。
由于晶体振荡器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加⼤频率的跟踪范围，从⽽提⾼整个环路⼯作的稳定性与可靠性。
锁相环是⼀个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，⽽不是模拟电压，因⽽受控的输出电压的改变是离散的⽽不是连续的;此外，环路组成部件也全⽤数字电路实现，故⽽这种锁相环就称之为全数字锁相环(简称PLL)。
全数字锁相环主要由数字鉴相器、可逆计数器、频率切换电路及N分频器四部分组成。
其中可逆计数器及N分频器的时钟由外部晶振提供。
不⽤VCO，可⼤⼤减轻温度及电源电压变化对环路的影响。
同时，采⽤在系统可编程芯⽚实现有利于提⾼系统的集成度和可靠性。
⼀阶全数字锁相环主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。
K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。
这⾥fc是环路中⼼频率，⼀般情况下M和N都是2的整数幂。
计数器
J0 K0 1
J 2 K 2 Q0 Q1
J1 K1 Q0 J 3 K 3 Q0 Q1 Q2
就构成了4位二进制同步减法计数器。
（3）二进制同步可逆计数器
将加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构 成4位二进制同步可逆计数器，各触发器的驱动方程为：
J0 K0 1
0100
0101
0110
0111
1000
在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号 （加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为
了提高计数速度，可采用同步计数器。
2．二进制同步计数器
（1）二进制同步加法计数器 由于计数器的翻 转规律性较强，只需 用“观察法”就可设 计出电路： 因为是“同步”方式， 所以将所有触发器的 CP端连在一起，接计 数脉冲。 然后分析状态图，
2．8421BCD码异步十进制加法计数器
Q3 Q2 Q1 FF 2 Q 1J Q Q0 1 FF 3 Q 1J & FF 1 1J Q FF0 1J C1 CP 计数脉冲 1K R CR 清零脉冲
∧
∧
∧
C1
C1
C1
1K R
1K R
1K R
用前面介绍的异步时序逻辑电路分析方法对该电路进行分析： （1）写出各逻辑方程式。 ①时钟方程： CP0=CP （时钟脉冲源的下降沿触发。） CP1=Q0 （当FF0的Q0由1→0时，Q1才可能改变状态。) CP2=Q1 （当FF1的Q1由1→0时，Q2才可能改变状态。）
n n n n n n Q2 Q1 Q0 Q3 Q0 Q3
Q2
n 1
n n n n Q1nQ0 Q2 Q1nQ0 Q2
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
实验三变模计数器的设计
实验三、变模计数器的设计一、实验内容：(1)任务：设计模为9 ，11 ，13，15 的可变模计数器。
(2)要求：能在键盘的控制下，实现变模计数。
二、实验源程序module bianmo(s1,s2,clk,clr,data_out);input s1,s2,clk,clr;output [3:0]data_out;reg [3:0] data_out;reg [3:0]mo;always@(s1 or s2)begincase({s1,s2})2'b00: mo = 9;2'b01: mo = 11;2'b10: mo = 13;2'b11: mo = 15;default: mo=1'bx;endcaseendalways@(negedge clr or negedge clk)beginif(!clr)data_out<= 4'b0000;elsedata_out<= (data_out+1) % mo;endendmodule三、程序设计思想：在本次实验的设计过程中，首先用s0,s1控制四个状态值，分别为00,01,10,11，这四个状态值分别对应可变模计数器的模值，用时钟驱动处于不同状态下值对输出的结果取模，即可实现变模计数器的设计。
四、实验步骤：1. 在任意磁盘如D盘下新建文件夹，命名为BianMo，打开操作软件diamond2.0.2. 建立一个新工程新建工程file->new->project->next，然后在弹出来的对话框中填写相关内容BianMo，在Location栏上选用上面已经建好的文件夹(D/BianMo)；然后点击NEXT，在新弹出的对话框NEW PROJECT点击NEXT在又出现的对话框中选择相应的芯片family选择lattice XP2；Device选择LFXP2-5E；Part Names选择LAXP2-5E-6TN144C点击NEXT即可完成工程的新建；如图下图2.1：图2.13. 建立verilog源文件新建项目file->new->file在对话框New File中，选择Verilog Files；在name栏中输入文件名bianmo_3，点击new，在Lattice Diamond主界面出现bianmo_3.v，在TextEditer中编辑输入verilog源程序并保存。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数字电路课程设计报告
——变模计数器
课程设计任务书
一﹑题目：16进制计数器, 计数器的计数模值可变，计数模M从2~16变化，用多路开关控制M的选择。
原始条件：该系统由计数模值设置开关电路、变模控制模块、16进制计数器、显示驱动电路构成。
二、要求完成设计的主要任务如下：（变模计数器输出状态表如表2-1所示。
电路设计框图如图2-1所示。
）
图2-1变模计数器设计框图
一、实验目的
1、设计变模计数器，掌握变模计数器的设计方法，实现二~十六进
制之间的转换。
2、掌握中规模集成计数器74LS85的逻辑功能和使用方法
3、计数器的计数模M值可变，多路开关控制M的选择
二、设计理念
变模开关控制电路：
设置三个开关来控制切换A、B、C三个输入端，就可以实现001到111的进制实现功能。
变模控制电路：
计数器四位输出送4-16译码器，译码器输出接16选1数据选择器，数
据选择器控制端接模设置开关电路（拨码开关）。
显示驱动电路：
计数器输出送显示译码器，再送4段LED显示器。
三、实验原理
通过161计数器计数输出送给4-16译码器，再送给选择器，最后显示驱动。
通过计数器的计数模值可变，计数模M从2~16变化，用多路控
制M的选择。
根据变模计数器的引脚图，电路图（如下图所示）。
进行变模计数器的设计。
四、实验设备
74LS85 一个
74LS161 一个
74LS00 一个
导线若干
面包板一个
电路板一个
电源线一个
五、实验内容
（1）电路图：
手绘电路图（2）各芯片的引脚图
74LS00引脚图
74LS85引脚图
74LS161引脚图（3）仿真电路图
六、实验心得
本次课程设计是一次典型的逻辑电路设计实验，在实验过程中主要利用到逻辑电路设计的思想按照步骤按部就班的进行实验。
本次的实验创新之处在于通过芯片上的
输出,来实现变模计数器的功能。
因为本次设计为计数器，故在设计的过程中先画出基本电路图，再根据基本电路图在画出仿真的电路图看是否实现所要求的任务。
本次实验的精髓部分在于变模过程，实验中经过反复的研究发现，如果实验完全依
赖于或门、非门，这样使电路异常的繁琐，所以，在设计的过程中，我们引入或门电路，控制电路输出，用非门控制高位输出还是低位输出。
经过一周的电子技术基础课程设计，有很多的心得体会，有关于电子技术学习方面的，也有关于做事的方法，学习的方法的。
通过这次设计课，加强了我动手，思考和解决问题的能力。
我觉得做课程设计的同时
也是对课本知识的巩固和加强，由于课本知识太多，平时的课件学习不能很好地理解
和运用各个元器件的功能，而且考试的内容有限，所以在这次课程设计中，我了解了
很多元器件的功能，并对其在电路中的应用有个更多地了解。
通过这次课程设计我也
懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理
论知识和实践相结合起来，从理论中得出结论，才能真正的为社会服务，从而提高自
己的动手能力和独立思考能力。
在设计中遇到的问题，可以说是困难重重，这毕竟是我第一次做电子课程设计，难
免会遇到很多的问题，同时在设计过程中发现了自己很多的的不足之处，对以前学的
知识理解的更加深刻。
此次课程设计，学到了很多课内学不到的东西，比如独立思考
解决问题，出现差错的随机应变，不同的差错有不同的解决方法，要灵活运用，和与
人合作的共同提高，团队合作是成功的必要条件，在完成项目的过程中，彼此除了要
认真完成自己的那部分以外，还要团结一致构造整个项目，这样才会使项目实现的更
快更理想。
很多方面都让我都受益匪浅，围巾后的学习也打下了良好的基础，自己也
能扛得起并高质量的完成项目。
同时在此感谢老师的细心指导和同学的无私帮助。
七、参考文献
[1]臧春华.电子线路设计与应用[M].北京:高等教育出版社,2005.
[2]邱关源罗先觉.电路（第五版）[M].北京：高等教育出版社，2006.
[3]阎石．《数字电子技术基础（第五版[M]）》。
北京：清华大学出版社，2006.5。