数字锁相环ADF4351原理详解与合成频率源的设计
数字锁相环ADF4351原理详解与合成频率源的设计
数字锁相环ADF4351原理详解与合成频率源的设计 摘要：以数字锁相环ADF4351和Xilinx公司的Spartan-6系FPGA为主要元件设计了一个合成频率源。
重点讨论了ADF4351的工作原理、两者之间的SPI通信过程、电路板的设计过程，并给出了关键的控制代码和性能测试结果。
该频率源具有结构简单、成本低廉、代码占用资源少、易于维护和升级等特点，在100~700 MHz的宽频范围内可输出SFDR为40 dB左右的稳定波形。
0 引言 合成频率源的研究始于上世纪70年代初，它具有频率稳定度高、频谱纯、相位噪声低等优点[1]，但由于技术难度高导致造价较为昂贵[2]。
随着集成VCO式的锁相环芯片的出现，小型合成频率源的设计成为可能。
本文旨在以ADF4351和XC6SLX9为主要部件，以ADISimPLL和Xilinx ISE为辅助，设计一个简便、低成本的合成频率源。
1 锁相环简介 锁相环（Phase-locked Loops，PLL）是以鉴相器（Phase FrequencyDetector, PFD）和压控振荡器（Voltage-controlled Oscillator，VCO）为核心、对输入信号进行变频的一种负反馈系统。
最常见的结构如图1[3]。
图中各信号之间的频率关系为式(1)： 其中N为整数分频器的数值，P为预分频器的数值，R为参考分频器的数值。
ADF4351是ADI公司制造的新款锁相环，内置压控振荡器，频率输出频率范围为35~4 400 MHz，功率分为+5 dBm、+2 dBm、-1 dBm、-4 dBm四档。
该锁相环的N计数器由3部分构成：16位的整数分频比INT、12位的小数模数MOD，以及12位的小数分频的分子FRAC，如图2所示。
因此输出信号频率与输入信号频率的关系为式(2)： 式中的divider是输出分频器的值，可配置为1、2、4、8、16、32、64。
当FRAC被设置为0时，为整数分频模式，输出信号的分辨率是参考信号频率fref的整数倍。
锁相环路频率合成器的工作原理
锁相环路频率合成器的工作原理锁相环路频率合成器的工作原理锁相环路频率合成器是一种能够生成稳定高精度时钟信号的电路，广泛应用于通信、电子测量、控制系统等领域。
下面将介绍它的工作原理。
一、引言在很多电子系统中，需要使用时钟信号来同步各个部件的操作。
而这些部件的时钟信号源可能存在波动或漂移，导致同步出现偏差。
所以需要一种能够生成稳定的时钟信号的电路，锁相环路频率合成器应运而生。
二、基本结构锁相环路频率合成器由相频检测器、环形滤波器、控制电压生成器、数字频率分频器和参考振荡器组成。
1、相频检测器的作用是将参考信号与输出信号进行比较，得出它们之间的相位差或频率差。
2、环形滤波器的作用是对相频检测器输出的误差信号进行滤波。
3、控制电压生成器的作用是将滤波器的输出误差信号转化为控制电压，来调整和控制输出信号的频率或相位差。
4、数字频率分频器的作用是将输出信号分频，即降低频率。
5、参考振荡器的作用是提供一个稳定的参考信号。
三、工作原理锁相环路频率合成器的工作原理分为两个阶段：捕获和锁定。
在捕获阶段，锁相环路频率合成器控制电压的输出不断改变以使输出频率趋近于参考信号频率，同时，环形滤波器将误差信号滤波，保证输出稳定，从而实现捕获参考信号的频率。
在锁定阶段，锁相环路频率合成器控制电压的输出基本不变，但仍会根据环形滤波器的输出误差信号进行微调，使得参考信号与输出信号的相位差和频率差最小，实现锁相。
四、应用实例锁相环路频率合成器广泛应用于各种电子系统中，如：1、数字通信中的时钟恢复电路。
2、多频段合成天线接收器中的频率转换器。
3、控制系统中的精密时序控制器。
4、频率合成器中的同步产生电路。
五、总结锁相环路频率合成器是一种能够生成稳定高精度时钟信号的电路，由相频检测器、环形滤波器、控制电压生成器、数字频率分频器和参考振荡器组成。
它的工作原理分为捕获阶段和锁定阶段，并广泛应用于通信、电子测量、控制系统等领域。
adf4351的stm32例程
一、简介adf4351是一款高精度、宽频率范围的频率合成器芯片，常被应用在射频信号发生器、频谱分析仪、雷达系统等领域。
通过使用STM32系列单片机，我们可以实现对adf4351的控制和配置，从而实现特定频率的产生和调节。
本文将介绍如何使用STM32单片机编写adf4351的例程，实现对其频率合成器的控制。
二、硬件连接1. 确保adf4351芯片的供电电压和地连接正确，一般情况下，供电电压为3.3V。
需要将adf4351的同步时钟引脚（SYNC）连接至STM32单片机的相应引脚。
2. 连接SPI通信线路，将adf4351的SCLK、SDATA、LE接线至STM32单片机的SPI时钟、SPI数据输出、SPI片选引脚。
三、初始化配置1. 在STM32单片机的初始化代码中，首先需要配置SPI通信接口。
2. 通过SPI通信将adf4351的寄存器配置为所需的频率输出模式。
具体的寄存器配置可以参考adf4351的数据手册。
四、频率设置1. 通过SPI通信，将频率设置寄存器写入所需的频率参数。
2. 在写入频率寄存器之后，需要向adf4351的同步时钟引脚发送脉冲，以便更新输出频率。
五、软件设计1. 在STM32单片机的软件设计中，可以采用相应的算法生成所需的频率参数，然后通过SPI通信将频率参数写入adf4351的寄存器。
2. 可以设计相应的界面，实现对输出频率的动态调节。
六、注意事项1. 在配置SPI通信时，需要注意时序的设置，以保证与adf4351芯片的通信正常进行。
2. 需要注意adf4351的供电电压和地连接情况，以避免损坏芯片。
七、结论通过使用STM32单片机编写adf4351的例程，我们可以方便地实现对adf4351频率合成器的控制和调节。
在实际应用中，可以根据具体需求进行相应的修改和优化，以实现更高效、稳定的频率合成器控制。
需要注意硬件连接和通信协议的设计，以保证系统的正常运行和稳定性。
八、优化和扩展1. 当频率合成器需求更高精度时，可以尝试增加外部参考时钟源，以提高频率合成器的稳定性和精度。
一种基于锁相环的数字频率合成器的设计(1)
)
θ r
(
S
)
=
1
G (S) + G (S)
/N
式中 G ( S )是开环传递函数 ,且
G ( S ) = KV ·F ( S ) /S
KV = Kd Ko /N 112 初步估算
举例说明 ,假设设计的要求为
( a)频率范围 ( fo ) : (10～1000) KHz; ( b)频率分辨力 : 10KHz;
则 M = fI / fref = 4000 /10 = 400。 2 单元电路的设计
211 晶振电路的设计
本设计中的晶体振荡电路采用套环式振荡器电路 ,
如图 2所示 。
图 2 套环式振荡器
此电路易起振 ,它采用一块“与非 ”门电路 。前三级 门电路组成无稳态振荡器 。最后一个门电路作缓冲输 出 。由 R1 , C1 , R2 , C2 石英晶体及第二个门组成的第二个 内环 ,可提供一个接近晶体谐振频率的振荡频率 ,并呈现 电容性 。
fI M
=
fo N
, 即有
:
fo
= fi ·N /M
= N ·fref
可见 , fo 随 N 的变化而改变 ,从而实现频率输出可 调的目的 。
设上图中 PD 的增益为 Kd , LF的传递函数为 F ( S ) , VCO的增益系数 Ko ,则可得到单环锁相频率合成器中环
路的闭环传递函数为
θ o
(
S
36
《计量与测试技术 》2006年第 33卷第 6期
一种基于锁相环的数字频率合成器的设计
D esign of F requency S yn thes ize r B ased on D ig ita l P hase L ocked L oop
锁相环与频率合成器实验讲义
锁相与频率合成技术实验讲义桂林电子科技大学通信实验中心实验一锁相环实验一、实验原理锁相环路实质是一个负反馈的相位差自动调节系统。
1、锁相环路的构成图1 锁相环基本框图1（1）鉴相器鉴相器是相位差转换成电压的变换器（θe / V变换器、相差/电压变换器），它把两个信号U2（t）和U1（t）的相位进行比较，产主对应于两个信号相位差θe的误差电Ud（t）。
图2(a) 鉴相器模型23图2（b ）异或门鉴相曲线 图2（c ）数字比相器的鉴频鉴相曲线4如图2（c ）的数字比相器，其特性可以理解为：① 对于相位跳变信号，如f1输入已调2PSK 信号，f2输入载波信号，则鉴相器的输入输出信号为：图3 f 1 ：PSK 信号图4 f 0： 载波信号图5 f 1 与f 0 的相差θe图6 鉴相器的输出电压Ud②对于频率跳变信号，如f1输入已调2FSK信号，由高低频率f H、f L组成，f2输入f L信号，则鉴相器的输入输出信号为：图7 f1：FSK信号图8 f0：FSK的f L信号图9 f1与f0 的相差θe5（2）环路滤波器环路滤波器的作用是滤除误差电压Ud（t）中的进行积分，以保证环路所要求的性能，增加系统的稳定性。
环路滤波器常用的类型有RC积分滤波器，无源比例积分滤波器，有源比例积分滤波器。
（3）压控振荡器VCO的技术指标：中心频率、频率变化范围、频率稳定度、相位噪声、压控线性度、压控灵敏度。
图11 压控振荡器控制电压/ 输出频率（Uc－ωO）特性曲线6同步带与捕获带同步带的测量方法：环路锁定之后，缓慢提高信号源的输入频率，直到输入输出频率不相等，测出Δωh H ；用同样方法测量Δωh L ，环路锁定之后，降低信号源的输入频率，直到输入输出频率不相等，测出ΔωL 。
图20 PLL同步带范围78同步带的测量方法：由于频率太低引起环路失锁之后，缓慢提高信号源的输入频率，直到输入输出频率不相等，测出Δωp H ；用同样方法测量Δωp L 。
ADF4351的锁相环原理
ADF4351的锁相环原理ADF4351是一种高性能的锁相环（PLL）频率合成器，可广泛应用于无线通信、卫星导航、雷达系统、无线电遥控、工业自动化以及其他需要稳定和精确频率的领域。
ADF4351具有广泛的频率范围和高分辨率，以及灵活的控制接口，使其成为许多应用中的理想选择。
ADF4351的基本原理是通过将参考频率（REFin）与部分分频器（R、N）和相位频率检测器（PFD）等元件进行组合，建立一个反馈环来产生目标输出频率。
锁相环工作的基本原理是通过保持参考频率和输出频率之间的差值为常量，以达到激励输出频率与参考信号的同步。
ADF4351的PLL反馈环主要包括参考频率源、参考分频器、相位频率检测器（PFD）、产生与参考频率的差频信号的相位锁定环（PD）、VCO、频率分频器（R）以及锁位寄存器（DIV）等。
其主要工作流程如下：1. 参考频率源：ADF4351的参考频率通过REFin引脚输入，可以选择外部时钟源或者内部参考电压源。
参考频率决定了输出信号的稳定性和精度。
2. 参考分频器：参考分频器接收REFin输入信号，将其分频到合适的频率作为PFD输入信号。
参考分频器一般采用预分频技术，将REFin信号减小到与VCO频率范围匹配的范围内，以提高锁相环的工作性能。
3.相位频率检测器（PFD）：PFD是锁相环的核心部分，负责接收输入信号和反馈信号，并比较它们的相位差。
PFD输出的误差电压取决于两个输入信号的相位差，相位差越大，误差电压越大。
4.相位锁定环（PD）：PD接收来自PFD的误差电压，并将其转换为闭环调节的控制信号，以调整VCO的频率。
PD通常采用积分环、比例环和滞后环等调节方式实现对VCO频率的控制。
5.VCO：VCO是锁相环的频率源，通过改变其控制电压来调节输出频率。
ADF4351采用了电感串联电容对结构的VCO，以减小VCO产生的相位噪声，并提高输出信号的纯度和稳定性。
6.频率分频器（R）：R分频器将VCO输出的信号分频到合适的频率，以产生与参考频率相匹配的信号用于比较。
基于adf4351的频率合成器设计
Liang Jun （Guangzhou Haige Communication Group Co., Ltd.，Guangzhou Guangdong，510000）
Abstract: First, the basic principle of PLL is introduced, then a broadband frequency synthesizer chip adf4351 integrated with VCO is introduced, and a frequency synthesizer with the output of 154.8mhz212.775mhz is designed with this chip. The measured phase noise and spurious index can meet the design requirements well, and can meet the needs of various communication systems for signal sources. Key words: frequency synthesizer; broadband; low phase noise; low spurious
成芯片，它结合外部环路滤波器和外部参考频率使用时，可 实现小数 N 分频或者整数 N 分频锁相环（PLL）频率合成器。 ADF4351 的基波输出频率范围是 2200MHz 到 4400MHz。此外， 利用 1/2/4/8/16/32 分频电路，用户可以产生低至 35MHz 的 RF 输出频率。其结构框图如图 3 所示。
开始端口配置液晶显示按键检测电机驱动初始化霍尔传感器信号检测及处理按键检测及处理液晶显示驱动图6单片机控制流程图4结论本文研究和设计的霍尔传感器转速测量电路可实现霍尔传感器信号和电机转速的测量模拟被测物体转动的直流电机转速的调节可通过液晶显示器直观显示测量误差很小
adf4351 原理
adf4351 原理ADF4351是一种高性能宽频带锁相环（PLL）频率合成器，用于无线通信和射频系统中的频率合成应用。
其原理是通过锁相环技术将一个参考频率源（RF IN）和一个N位的数字控制字（DCD）相结合，从而产生所需的输出频率（RF OUT）。
具体原理如下：1. 时钟信号：ADF4351使用外部时钟信号提供基准频率，即参考频率源。
这个时钟信号一般是一个稳定的晶振信号或者其他频率源，供应商提供的规格中会指定相应的频率范围。
2. 数字控制字：通过串行接口（SPI）输入的数字控制字（DCD）决定了频率合成器的输出频率。
这个数字控制字中包含了多个寄存器，用于设置各种参数，如分频系数、增益、偏置等。
3. 预分频器（R 分频器）：数字控制字中的一个重要参数是预分频系数（R）。
预分频器将参考频率进行一定的分频，得到一个较低的频率作为锁相环的工作参考频率（RE模式下RF divide select输出的频率为Reference Frequency/R(Divide Ratio)）。
这个预分频系数决定了锁相环的频率合成范围和分辨率。
4. 锁相环反馈：ADF4351通过锁相环电路来调整输出频率与参考频率的差异。
基本原理是比较参考频率与VCO（Voltage-Controlled Oscillator）产生的输出频率之间的相位差，然后通过调整VCO的控制电压来减小这个相位差。
这个控制电压由数字控制字中的其他参数决定。
5. 后级输出：锁相环调整之后的频率信号经过后级输出放大器和滤波器，最终输出为RF OUT信号。
后级输出放大器可以根据需要进行增益的调节，以满足不同应用的需求。
总之，ADF4351通过将参考频率和数字控制字相结合，利用锁相环技术实现对输出频率的精确控制。
它具有快速锁定时间、低相位噪声、高频率分辨率等优点，非常适用于射频系统的频率合成应用。
ADF4351中文资料代替4350
概述
ADF4351结合外部环路滤波器和外部参考频率使用时，可 实现小数N分频或整数N分频锁相环(PLL)频率合成器。
ADF4351具有一个集成电压控制振荡器(VCO)，其基波输 出频率范围为2200 MHz至4400 MHz。此外，利用1/2/4/8/ 16/32/64分频电路，用户可以产生低至35 MHz的RF输出频 率。对于要求隔离的应用，RF输出级可以实现静音。静音 功能既可以通过引脚控制，也可以通过软件控制。同时提 供辅助RF输出，且不用时可以关断。
RFOUTA+ RFOUTA– PDBRF RFOUTB+ RFOUTB–
MULTIPLEXER
09800-001
MULTIPLEXER
ADF4351
CE
AGND
DGND
CPGND
SDGND AGNDVCO
图1.
Rev. 0
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ADF4351_中文pdf数据手册
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应用
无 线 基 础 设 施 (W-CDMA 、 TD-SCDMA 、 WiMAX 、 GSM 、 PCS、DCS、DECT) 测试设备 无线局域网(LAN)、有线电视设备 时钟产生
功能框图
SDVDD AVDD DVN
×2 DOUBLER
10-BIT R COUNTER
概述
ADF4351结合外部环路滤波器和外部参考频率使用时，可 实现小数N分频或整数N分频锁相环(PLL)频率合成器。 ADF4351具有一个集成电压控制振荡器 (VCO)，其基波输 出频率范围为2200 MHz至4400 MHz。此外，利用1/2/4/8/ 16/32/64分频电路，用户可以产生低至35 MHz的RF输出频 率。对于要求隔离的应用，RF输出级可以实现静音。静音 功能既可以通过引脚控制，也可以通过软件控制。同时提 供辅助RF输出，且不用时可以关断。 所有片内寄存器均通过简单的三线式接口进行控制。该器 件采用3.0 V至3.6 V电源供电，不用时可以关断。
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09800-001
ADF4351
ADF4351
目录
特性 ..................................................
锁相环频率合成器的原理与设计
2.1对于现代移动通信中的移动台来说，频率合成器是由锁相环路(PLL)构成的。
锁相环是一种相位负反馈系统，它利用环路的窄带跟踪与同步特性将鉴相器一端VCO的输出相位与另一端晶振参考的相位保持同步，实现锁定输出频率的功能，同时可以得到和参考源相同的频率稳定度。
一个典型的频率合成器原理框图如图1所示。
设晶振的输出频率为f r，VCO输出频率为fo，(1)其中R和N分别为参考分频器和主分频器的分频比，在外部设置并行或串行数据控制分频比，就可以产生出所需要的频率信号。
用锁相环构成的频率合成器具有频率稳定度高、相位噪声随着大规模集成电路的应用，参考分频器、鉴相器和主分频器以及进行程序控制的寄存器能够集成在一块芯片中，如图1中虚线框所示，这样整个电路就仅由一个PLL芯片、一片晶振、一片VCO以及环路滤波器等分立元件组成，大大锁相环是传递相位的闭环系统，只要研究环路的相位数学模型或其基本方程就可以获得环路的完整性能。
根据图1所示，设θi为晶振经R分频器分频之后的相位，θo为VCO输出相位，θo为VCO经N分频器分频之后的相位，θe为鉴相器的输出相位，环路的基本函数可以表示为：(1)2.2(1)在目前应用的小型频率合成器电路中，广泛采用电流泵型数字式鉴频鉴相器，其输出为数字的电流信号I(t)，I(t)的宽度反映了两输入信号的相位差值，极性则反映了两输入信号的相位差的正负。
在鉴相器之后的环路滤波器将电流信号转变为电压，控制VCO的变化。
它具有(2)环路滤波器有无源和有源两种形式，考虑到体积与噪声等因素，在手机中一般采用无源三阶环路滤波器。
具体电路如图2该滤波器是由C C2、R R成的辅助滤波器所合成，可以将电流泵鉴相器输出的鉴相电流转换成控制电压。
辅助滤波器的作用是抑制鉴相频率的输出纹波，而对整个滤波器的极点没有影响，所以在推算环路方程时，可以不做考虑。
C C R该环路为三阶环路，在工程上可以进行近似，当满足C C10时，这一传递函数与采用理想积分滤波器的环路闭环传递函数完全相同，所以，采用该滤波器的辅助滤波器的选取以不影响环路带宽和截止频率要低于鉴相频率为度，但应注意C上包含了VCO变容管的并联电容，所以实际的C3 环路中相位噪声和锁定在通信接收机中，频率合成器的相位噪声是影响接收机性能的因素之一。
ADI 新型 PLL 频率合成器实现高集成度、高灵活性、高性能
ADI 新型 PLL 频率合成器实现高集成度、高灵活性、高性能Analog Devices, Inc. (ADI)，全球领先的高性能信号处理解决方案和 RF IC 供应商，最近推出一款用于无线通信系统的 PLL（锁相环）频率合成器 ADF4351，它实现了集成度、性能、灵活性与频率范围的业界最佳组合。
就单个 RF器件而言，它支持最宽的连续频率范围。
ADF4351 PLL(/zh/pr0610/adf4351)(/zh/pr0610/adf4351)是 ADI 公司 RF IC 产品组合中的最新成员，支持在35 MHz 至4400 MHz 的超宽频率范围内进行连续的小数 N 分频或整数N 分频操作，同时能够保持出色的相位噪声性能。
这给客户带来的好处是可以大大减少对多个窄带频率合成器的需求，从而降低库存和材料成本。
ADF4351集成一个高性能片内 VCO （压控振荡器），支持双输出端口，因而具有无与伦比的灵活性和性能。
它采用小型表贴封装。
-- 欲下载数据手册、申请样片或订购评估板，请访问：/zh/pr0610/adf4351 -- 利用最新发布的 ADIsimPLL(TM) 开发工具3.4版评估设计，这款功能强大的工具支持快速、可靠地评估ADI 公司的新型高性能PLL 产品：/adisimpll ADF4351 PLL( /zh/pr0610/adf4351)(/zh/pr0610/adf4351) 提供可编程的1/2/4/8/16/32/64分频电路，用户可以利用这些电路产生35 MHz 至4400 MHz 的 RF 输出频率。
这意味着，工程师再也不必设计多个针对不同频段的合成器，设计周期因此得以缩短，器件成本得以降低。
对于要求隔离的应用，RF 输出级可以实现静音。
静音功能既可以通过引脚控制，也可以通过软件控制。
此外，所有片内寄存器均通过简单的三线式接口进行控制。
ADF4351 PLL 采用3.0 V 至3.6 V 电源供电，不用时可以关断。
ADF4351总结
ADF4351学习总结一，管脚说明CLK:串行时钟输入DATA:串行数据输入输出：数字DVDD:数字电源REFIN：基准输入MUXOUT：多路复用器输出SDGND:数字调制器地SDVDD:数字调制器电源二、功能框图锁相环路(PLL)通常由鉴相器(PD)、环路滤波器(LP)、压控振荡器(VCO)和可变程序分频器组成。
鉴相器又称比相器，对输入信号与环路输出信号的相位进行比较,产生误差控制电压；环路滤波器滤除误差电压中的高频分量和噪声，以保证环路所要求的性能，增加环路的稳定性；压控振荡器的DB28:相位调整位1，R0更新时不执行VCO频段选择或者相位同步，建议将DB28位设为1，从而禁用VCO频段选择；0，R0更新时执行VCO频段选择和相位同步（前提是R3中的相位再同步位使能）。
DB27：设置预分频器值。
0，预分频器值为4/5；1，预分频器值为8/9(RFout>3.6G)）DB8:设置锁定检测功能(LDF)，控制PFD周期数。
DB7:锁定检测精度位(DB7)设置锁定检测电路的比较窗口。
对于小数N分频，[DB7:DB8]=00;对于整数N分频，[DB7:DB8]=11.DB6:设置鉴相器极性。
0：反向有源滤波器1：无源环路滤波器或者同向有源环路滤波器。
DB5：提供可编程关断模式。
0：频率合成器恢复正常工作1：执行关断模式位。
1N1DB18：设置为1将使能周跳减少(CSR)功能，利用此功能可以减少锁定时间，前提是(PFD)的信号必须有50%的占空比（可以通过使能RDIV2达到）。
电荷泵电流设置也必须设置为最小值。
[DB16:DB15]：设置时钟分频器模式。
10：激活相位再同步01：激活快速锁定00：禁用时钟分频器。
[DB14:DB3]：设置12位时钟分频器值。
此值是激活相位再同步的超时计数器。
但输DB9：设置辅助RF输出。
0：辅助RF输出为RF分频器的输出；1：辅助RF输出为VCO基频。
DB8：使能或禁用辅助RF输出。
锁相环频率合成器的原理与设计
锁相环频率合成器的原理与设计2.1 锁相环的基本原理和基本公式对于现代移动通信中的移动台来说，频率合成器是由锁相环路(PLL)构成的。
锁相环是一种相位负反馈系统，它利用环路的窄带跟踪与同步特性将鉴相器一端VCO的输出相位与另一端晶振参考的相位保持同步，实现锁定输出频率的功能，同时可以得到和参考源相同的频率稳定度。
一个典型的频率合成器原理框图如图1所示。
设晶振的输出频率为fr，VCO输出频率为fo，则它们满足公式：(1)其中R和N分别为参考分频器和主分频器的分频比，在外部设置并行或串行数据控制分频比，就可以产生出所需要的频率信号。
用锁相环构成的频率合成器具有频率稳定度高、相位噪声小、电路简单易集成、易编程等特点。
随着大规模集成电路的应用，参考分频器、鉴相器和主分频器以及进行程序控制的寄存器能够集成在一块芯片中，如图1中虚线框所示，这样整个电路就仅由一个PLL芯片、一片晶振、一片VCO以及环路滤波器等分立元件组成，大大减小了体积，也降低了设计难度。
下面对锁相环同步状态下的线性性能进行分析。
锁相环是传递相位的闭环系统，只要研究环路的相位数学模型或其基本方程就可以获得环路的完整性能。
根据图1所示，设θi为晶振经R分频器分频之后的相位，θo为VCO输出相位，θ’o为VCO经N分频器分频之后的相位，θe为鉴相器的输出相位，环路的基本函数可以表示为：(1)闭环传递函数：2.2 锁相环的设计(1)鉴相器在目前应用的小型频率合成器电路中，广泛采用电流泵型数字式鉴频鉴相器，其输出为数字的电流信号I(t)，I(t)的宽度反映了两输入信号的相位差值，极性则反映了两输入信号的相位差的正负。
在鉴相器之后的环路滤波器将电流信号转变为电压，控制VCO的变化。
它具有以下特点：①环路的相位锁定性能具有理想二阶环的特性。
②输出纹波小。
③具有鉴频鉴相的功能，鉴相范围宽，捕捉带等于同步带。
④便于集成，调整方便，性能可靠。
(2)环路滤波器环路滤波器有无源和有源两种形式，考虑到体积与噪声等因素，在手机中一般采用无源三阶环路滤波器。
基于ADF4350锁相频率合成器的频率源设计与实现
工 作 特 性 。结 合 Ａ Ｆ ３ ０的 工 作 特 性 ， 出 了一 种 用 Ａ Ｒ单 片 机控 制 Ａ Ｆ ３０锁相 频 率 合 成 器 的 频 率 源 设 计 方 法 。对 于环 Ｄ ４５ 给 Ｖ Ｄ ４５
路滤波器 ， 运用 Ａ Ｉ ｍ Ｌ Ｄ ｓ Ｐ Ｌ软件进行 仿真和设计 。通过对锁相环硬件 电路的调试 和编写相关单 片机控制程序 ， ｉ 实现了一个性
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ADF4351宽带频率合成器模块技术指标
HADF4351S集成VCO的宽带频率合成器模块HADF4351S是由ADF4351芯片集成设计的宽带频率合成器模块，输出频率35MHz致4400MHz，可实现小数N分频或整数N分频锁相环(PLL)频率合成器。
HADF4351具有一个集成电压控制振荡器(VCO)，其基波输出频率范围为2200 MHz至4400 MHz。
此外，利用1/2/4/8/16/32/64分频电路，可以产生低至35 MHz的RF输出频率。
所有片内寄存器均通过简单的三线式接口进行控制。
该模块采用5 V 电源供电，内置低纹波3.3V稳压芯片，因此对5V供电要求不高。
该产品按照军工标准生产和设计，尺寸小集成度高，采用邮票孔表贴封装和金属全屏蔽设计，可以减少模块的电磁辐射，电磁兼容性比较好。
特点：※输出频率范围：35 MHz至4400 MHz※输出幅度范围：-4dBm至2dBm※小数N分频频率合成器和整数N分频频率合成器※具有低相位噪声2GHz输出时10KHz相噪是-93dBc/Hz※均方根(RMS)抖动：小于0.4 ps rms（典型值）※电源电压：4.5V至6.5 V※三线式串行接口※模拟和数字锁定检测※在宽带宽内快速锁定※输入参考频率10MHz致105MHz最小输入幅度0.7 V p-p※具有失锁输出保护功能※封装形式：表面贴28×22 ×7※工作环境温度：-20～+50℃应用领域：※无线基础设施（W-CDMA、TD-SCDMA、WiMAX、GSM、PCS、DCS、DECT）※军工通讯设备※无线测试设备※无线局域网(LAN)、有线电视设备典型应用：GND4.5-6.5V RFoutA-10-105MHz RFoutA+35-4400MHzLD CLK DATA LEPCB安装尺寸：外框28×22×7mm焊盘1.5×4mm模块引脚说明：1．电压输入5V2．电压负或地3．参考频率输入10-105MHz 最小幅度0.7Vp-p 4．地HADF4351S5．锁定检测输出LD 6．三线式接口CLK 7．三线式接口DATA 8．三线式接口LE 9．地10．地11．射频输出A+ 12．射频输出A- 13．地14．地15．地16．地17.地18. 地模块2045MHz输出时频普图：模块2045MHz输出时相位噪声图：模块1000MHz输出时相位噪声图：。
ADF4351总结
ADF4351学习总结一，管脚说明CLK:串行时钟输入DATA:串行数据输入输出：数字DVDD:数字电源REFIN：基准输入MUXOUT：多路复用器输出SDGND:数字调制器地SDVDD:数字调制器电源二、功能框图锁相环路(PLL)通常由鉴相器(PD)、环路滤波器(LP)、压控振荡器(VCO)和可变程序分频器组成。
鉴相器又称比相器，对输入信号与环路输出信号的相位进行比较,产生误差控制电压；环路滤波器滤除误差电压中的高频分量和噪声，以保证环路所要求的性能，增加环路的稳定性；压控振荡器的DB28:相位调整位1，R0更新时不执行VCO频段选择或者相位同步，建议将DB28位设为1，从而禁用VCO频段选择；0，R0更新时执行VCO频段选择和相位同步（前提是R3中的相位再同步位使能）。
DB27：设置预分频器值。
0，预分频器值为4/5；1，预分频器值为8/9(RFout>3.6G)）DB8:设置锁定检测功能(LDF)，控制PFD周期数。
DB7:锁定检测精度位(DB7)设置锁定检测电路的比较窗口。
对于小数N分频，[DB7:DB8]=00;对于整数N分频，[DB7:DB8]=11.DB6:设置鉴相器极性。
0：反向有源滤波器1：无源环路滤波器或者同向有源环路滤波器。
DB5：提供可编程关断模式。
0：频率合成器恢复正常工作1：执行关断模式位。
1N1DB18：设置为1将使能周跳减少(CSR)功能，利用此功能可以减少锁定时间，前提是(PFD)的信号必须有50%的占空比（可以通过使能RDIV2达到）。
电荷泵电流设置也必须设置为最小值。
[DB16:DB15]：设置时钟分频器模式。
10：激活相位再同步01：激活快速锁定00：禁用时钟分频器。
[DB14:DB3]：设置12位时钟分频器值。
此值是激活相位再同步的超时计数器。
但输DB9：设置辅助RF输出。
0：辅助RF输出为RF分频器的输出；1：辅助RF输出为VCO基频。
DB8：使能或禁用辅助RF输出。
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数字锁相环ADF4351原理详解与合成频率源的设计
摘要：以数字锁相环ADF4351和Xilinx公司的Spartan-6系FPGA为主要元件设计了一个合成频率源。
重点讨论了ADF4351的工作原理、两者之间的SPI通信过程、电路板的设计过程，并给出了关键的控制代码和性能测试结果。
该频率源具有结构简单、成本低廉、代码占用资源少、易于维护和升级等特点，在100~700 MHz的宽频范围内可输出SFDR为40 dB左右的稳定波形。
0 引言
合成频率源的研究始于上世纪70年代初，它具有频率稳定度高、频谱纯、相位噪声低等优点[1]，但由于技术难度高导致造价较为昂贵[2]。
随着集成VCO式的锁相环芯片的出现，小型合成频率源的设计成为可能。
本文旨在以ADF4351和XC6SLX9为主要部件，以ADISimPLL和Xilinx ISE为辅助，设计一个简便、低成本的合成频率源。
1 锁相环简介
锁相环（Phase-locked Loops，PLL）是以鉴相器（Phase Frequency。