集成电路版图设计基础场效应晶体管讲解
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集成电路版图设计基础场效应晶体管
噪声抑制——差分结构
A：
Differential Signal
B：
A－B：
差分输入对管要尽量精确匹配
！！差分输入对管的输入信号线要按最小间距走
噪声抑制——去耦电容
V+
Decoupled Power Rails
Noise
大耦合电容
Quiet
V-
除非特别说明，该电容不必在版图设计开 始时即确定大小、位置，通常在版图最终拼 整图时，利用“边角余料”空隙画上即可。
Rules for match
Something Especial for MOS Common Centroid Symmetry Layout（AB BA）
栅、源接衬底电位 网表修改
M=2，merge 版图设计者不得自行修改网表！
Rules for match
Something Especial for MOS Common Centroid Symmetry Layout（AB/BA）
MOS电压匹配
需要栅源电压匹配，如差分对输入管； 设器件工作于饱和区，漏电流相同，则两 器件的栅源电压的失配为
包括阈值电压，跨导，过驱动电压的偏差 可以降低VGST，即加大宽长比和减小电流，但 不应低于0.1V
MOS电流匹配
需要电流匹配的时候，如电流镜 漏极电流的失配为
VGST减小时，阈值值电压失配ΔV T影响增加，造成漏 极电流的失配增加。 所以增加VGST可以提高电流匹配。取0.3V以上
D C
A A与D之间的相互干扰最小
B
C与D之间的相互干扰最大
干扰较大的模块和敏感模块需要从I/O端单独加电源 模块间保护环需要从I/O端单独加电源 缺点：减小了A支路上电源金属的电流承载能力 增大了A支路上的寄生电阻，并产生较大压降
23-场效应晶体管PPT模板
6．场效应管和三极管都可组成各种放大电路和开关电 路，但由于前者制造工艺简单，且具有耗电少、热稳定性好、 工作电源电压范围宽等优点，因而被广泛应用于大规模和超 大规模集成电路中。
1.5 场效应管的使用注意事项
1．使用场效应管时要注意电压极性，电压和电流的数 值不能超过最大允许值。
2．为了防止栅极击穿，要求一切测试仪器、电烙铁等 都必须有外接地线。焊接时用小功率烙铁，动作要迅速，或 切断电源后利用余热焊接。焊接时，应先焊源极，后焊栅极。
转移特性曲线的斜率gm的大小反映了栅源电压UGS对漏 极电流ID的控制作用。gm的量纲为mA/V，所以，gm又称为 跨导，其定义为：
gm UIDGS（UDS为常数）
（2）输出特性曲线
输出特性曲线是指栅源电压UGS一定时，漏极电流ID与漏 极电压UDS之间的关系曲线ID＝f（UDS）。它可分为三个区： 可变电阻区、恒流区和截止区。
电工电子技术
场效应晶体管*
场效应晶体管（FET）是一种利用输入回路的电场效应 来控制输出回路电流的半导体器件，属于电压控制器件。它 只依靠一种载流子参与导电，故又称为单极型三极管。它具 有输入阻抗高、噪声低、热稳定性好、抗辐射能力强、功耗 小、制造工艺简单和便于集成化等优点。
根据结构不同，场效应管可分为结型场效应管（JFET） 和绝缘栅场效应管（MOS管）。由于MOS管的性能更优越， 发展更迅速，应用更广泛，因此，本节将仅介绍MOS管。
由于耗尽型MOS管自身能形成导电沟道，所以只要有 UDS存在，就会有ID产生。如果加上正的UGS，则吸引到反型 层中的电子增加，沟道加宽，ID增大。如果加上负的UGS，则 此电场将会削弱原来绝缘层中正离子的电场，使吸引到反型 层中的电子减少，沟道变窄，ID减小。若负UGS达到某一值， 则沟道中的电荷将耗尽，反型层消失，管子截止，此时的值 称为夹断电压UGS（off）或UP。
1.5 场效应管的使用注意事项
1．使用场效应管时要注意电压极性，电压和电流的数 值不能超过最大允许值。
2．为了防止栅极击穿，要求一切测试仪器、电烙铁等 都必须有外接地线。焊接时用小功率烙铁，动作要迅速，或 切断电源后利用余热焊接。焊接时，应先焊源极，后焊栅极。
转移特性曲线的斜率gm的大小反映了栅源电压UGS对漏 极电流ID的控制作用。gm的量纲为mA/V，所以，gm又称为 跨导，其定义为：
gm UIDGS（UDS为常数）
（2）输出特性曲线
输出特性曲线是指栅源电压UGS一定时，漏极电流ID与漏 极电压UDS之间的关系曲线ID＝f（UDS）。它可分为三个区： 可变电阻区、恒流区和截止区。
电工电子技术
场效应晶体管*
场效应晶体管（FET）是一种利用输入回路的电场效应 来控制输出回路电流的半导体器件，属于电压控制器件。它 只依靠一种载流子参与导电，故又称为单极型三极管。它具 有输入阻抗高、噪声低、热稳定性好、抗辐射能力强、功耗 小、制造工艺简单和便于集成化等优点。
根据结构不同，场效应管可分为结型场效应管（JFET） 和绝缘栅场效应管（MOS管）。由于MOS管的性能更优越， 发展更迅速，应用更广泛，因此，本节将仅介绍MOS管。
由于耗尽型MOS管自身能形成导电沟道，所以只要有 UDS存在，就会有ID产生。如果加上正的UGS，则吸引到反型 层中的电子增加，沟道加宽，ID增大。如果加上负的UGS，则 此电场将会削弱原来绝缘层中正离子的电场，使吸引到反型 层中的电子减少，沟道变窄，ID减小。若负UGS达到某一值， 则沟道中的电荷将耗尽，反型层消失，管子截止，此时的值 称为夹断电压UGS（off）或UP。
北大集成电路版图设计课件_第8章 MOS场效应晶体管
二. MOS管的版图
多晶硅层（Poly）： 多晶硅层的作用是定义制作多晶硅材料的区 域。最早的MOS集成电路制造工艺只能制备 一层多晶硅，而现在已经有能够制备两层多 晶硅的工艺了。对于双层多晶硅工艺，第一 层多晶硅主要用来制作栅极、导线和多晶 硅—多晶硅电容的下极板，第二层多晶硅主 要用来制作多晶硅电阻和多晶硅－多晶硅电 容的上极板。双层多晶硅工艺具有多晶硅1 和多晶硅2这两个版图层。
二. MOS管的版图
阱层（Well）： 阱层定义在衬底上制备阱的区域。NMOS 管制备在P型衬底上，PMOS管制备在N 型衬底上。一块原始的半导体材料，掺入 的杂质类型只能有一种，即该衬底不是N 型就是P型。如果不对衬底进行加工处理 的话，该衬底只能制备一种MOS晶体管。 CMOS集成电路是把NMOS晶体管和 PMOS晶体管制备在同一个硅片衬底上， 为了能够制造CMOS集成电路，需要对衬 底进行处理，利用掺杂工艺在衬底上形成 一个区域，该区域的掺杂类型和衬底的掺 杂类型相反，这个区域就称为阱。
二. MOS管的版图
多晶硅
有源区
W
L
二. MOS管的版图
二. MOS管的版图
图 NMOS晶体管的版图示意图
二. MOS管的版图
三. MOS管版图设计技巧
源漏共用 MOS管的串联：
G1
G2
G1
G2
S1
D1 S2
D2
M1
M2
G1
G2
S1
D1
S2
D2
M1
M2
S1
M1 G1
A12 金属
D2
M2 G2
二. MOS管的版图
金属层： 实现金属互连。
二. MOS管的版图
集成电子技术基础教程：第1篇 第三章 场效应晶体管及其电路分析
绝缘栅场效应管 电路符号：
2. 工作原理（增强型NMOS管为例）
（1）VGS=0,VDS较小时的情况
由于GS间的电压小，该电压下的电场不 足以在栅漏间形成导电沟道，在加有电 压VDS下也不会导电。
因为此时的栅源电压 VGS 小于开启电压 VT，在二个高 浓度的N+区间没有导电沟道。
（2）VGS> VT ,而VDS仍为较小的电压
1mA
由此可得
RS1 2k
因 VDS VDD (Rd RS1 RS 2 ) I D 20 (12 RS 2 ) 1 8 RS 2
，
为保证FET工作在放大区，要求 。
VDS VGSQ VP 2 4 2V
RS 2 6k
靠这些正离子的作用， 能使P型衬底
表面感应出N型反型层，将两个 N＋区连通形成N型导电沟道。
UP称为夹断电压
工作在放大区 条件：
UGS UP , UDS UGS UP
耗尽型NMOS管的伏安特性曲线
转移特性用电流方程：
iD
I DSS
(1 UGS UP
)2
IDSS称为饱和漏极电流
二、结型场效应管
例1.3.2
VGS
R1 R1 R2
VDD I D RS
可以在转移特性曲线上画出这条偏压直线，交点Q为
静态工作点。
由输出回路列出直流负载线： VDS VDD I D (Rd R S )
可以在FET输出特性上得出“Q”点，求得IDQ、UDSQ
以下估算“Q”处的跨导gm ：（物理含义）
iD
I
D
满足U DS UGS UT 漏端预夹断点的连线是
放大区和可变电阻区的分界线
iD 主要受 uGS 控制，与 u DS 几乎无关
场效应晶体管基础PPT课件
Q'SD (max) eNa xdT
金属 氧化物 p型半导体 金属 氧化物 p型半导体
VG VOX s ms
s 2 f p
VOX Q'SD (max) Q'ss COX
VTP
Q'SD (max) Q'ss COX
ms 2 f p
VTP
Q'SD (max) COX
OX
tOX
8、理想 C-V特性
C'
C 'OX
堆积
C 'OX
C 'FB
低频
C 'SD
强反型 中反型
耗尽
C 'min 高频 VFB 0
VT
VG
C 'OX
OX
tOX
C 'FB tOX
LD
OX OX LD s
sVth
eN a
C 'min tOX
xdT
OX OX xdT s
Q'ss
Ec EFi EF Ev
金属 氧化物 半导体
VG VOX s ms
s 0
VOX
Q'm Q'ss COX COX
VFB
Q'ss ms COX
Q'm Q'ss 0
5、 阈值电压
eVOX
es
e f p
Ec EFi EF Ev
Q'mT
Q'ss
xdT
tox
1 2
ms
Eg m 2e f p
MOS场效应晶体管课件
形，如图6.2 。
必须指出，上述讨论未考虑到反型层中的电子是哪 里来的。若该MOS电容是一个孤立的电容，这些电子只 能依靠共价键的分解来提供，它是一个慢过程，ms级。
2023/12/22
15
MOS电容—测量
若测量电容的方法是逐点测量法—一种慢进 程，那么将测量到这种凹谷曲线。
① ⑤
②
③
④
图 5.2
区，栅极与源极扩散区都存
在着某些交迭，故客观上存
在着Cgs和Cgd。当然，引出 线之间还有杂散电容，可
以计入Cgs和Cgd。
图 5.3
2023/12/22
18
MOS电容的计算
Cg、Cd的值还与所加的电压有关:
1）若Vgs<VT，沟道未建立，MOS管漏源沟道不通。 MOS电容 C = Cox，但C 对Cd无贡献。
2023/12/22
16
MOS电容凹谷特性测量
若测量电容采用高频方法，譬如，扫频方法， 电压变化很快。共价键就来不及瓦解，反型层就 无法及时形成，于是，电容曲线就回到Cox值。 然而，在大部分场合，MOS电容与n+区接在一 起，有大量的电子来源，反型层可以很快形成， 故不论测量频率多高，电压变化多快，电容曲线 都呈凹谷形。
2023/12/22
6
MOSFET特性曲线
在非饱和区 Ids Vds C a1Vgs b1 线性工作区
在饱和区 Ids a2 Vgs VT 2
(Ids 与 Vds无关) . MOSFET是平方律器件!
Ids
饱和区
线性区
击穿区
0
2023/2 MOSFET电容的组成
的二倍。它不仅抵消了空穴，成为本征半导体，而
且在形成的反型层中，电子浓度已达到原先的空穴 浓度这样的反型层就是强反型层。显然，耗尽层厚 度不再增加，CSi也不再减小。这样，
必须指出，上述讨论未考虑到反型层中的电子是哪 里来的。若该MOS电容是一个孤立的电容，这些电子只 能依靠共价键的分解来提供，它是一个慢过程，ms级。
2023/12/22
15
MOS电容—测量
若测量电容的方法是逐点测量法—一种慢进 程，那么将测量到这种凹谷曲线。
① ⑤
②
③
④
图 5.2
区，栅极与源极扩散区都存
在着某些交迭，故客观上存
在着Cgs和Cgd。当然，引出 线之间还有杂散电容，可
以计入Cgs和Cgd。
图 5.3
2023/12/22
18
MOS电容的计算
Cg、Cd的值还与所加的电压有关:
1）若Vgs<VT，沟道未建立，MOS管漏源沟道不通。 MOS电容 C = Cox，但C 对Cd无贡献。
2023/12/22
16
MOS电容凹谷特性测量
若测量电容采用高频方法，譬如，扫频方法， 电压变化很快。共价键就来不及瓦解，反型层就 无法及时形成，于是，电容曲线就回到Cox值。 然而，在大部分场合，MOS电容与n+区接在一 起，有大量的电子来源，反型层可以很快形成， 故不论测量频率多高，电压变化多快，电容曲线 都呈凹谷形。
2023/12/22
6
MOSFET特性曲线
在非饱和区 Ids Vds C a1Vgs b1 线性工作区
在饱和区 Ids a2 Vgs VT 2
(Ids 与 Vds无关) . MOSFET是平方律器件!
Ids
饱和区
线性区
击穿区
0
2023/2 MOSFET电容的组成
的二倍。它不仅抵消了空穴，成为本征半导体，而
且在形成的反型层中，电子浓度已达到原先的空穴 浓度这样的反型层就是强反型层。显然，耗尽层厚 度不再增加，CSi也不再减小。这样，
场效应晶体管内部结构_概述说明以及解释
场效应晶体管内部结构概述说明以及解释1. 引言1.1 概述场效应晶体管（Field Effect Transistor，简称FET）是一种非常重要的电子器件，被广泛应用于电子领域中。
它由半导体材料制成，具有控制和放大电流的功能，因此在集成电路、通信设备、计算机等领域中发挥着至关重要的作用。
1.2 文章结构本文将对场效应晶体管内部结构进行详细概述说明，并解释其工作原理。
文章主要分为五个部分。
首先，在引言部分我们将对场效应晶体管进行简单介绍并阐明文章的目的。
然后，在"2. 场效应晶体管内部结构"部分中，我们将深入研究晶体管的基本构成部分以及核心元件，并详细解释其工作原理。
接下来，在"3. 具体示意图和示例说明"部分，我们将通过图解和实例来更加生动地展示不同类型晶体管的布局和结构，并介绍其中关键细节。
随后，在"4. 内部结构对性能影响评估"部分中，我们将对子微米技术、材料选择以及设计参数等方面对性能的影响进行评估和探讨。
最后，在"5. 结论与展望"部分，我们将对研究结果进行总结，并展望未来发展方向。
1.3 目的本文旨在全面而系统地介绍场效应晶体管的内部结构，并解释其工作原理。
通过对具体示意图和实例的说明，读者能够更加直观地理解晶体管的布局和关键细节。
此外，文章还将评估内部结构对性能的影响，并提供一些优化策略。
通过阅读本文，读者可以深入了解场效应晶体管的内部结构及其重要性，为相关领域的研究和应用提供有价值的参考。
2. 场效应晶体管内部结构：场效应晶体管是一种重要的电子元件，广泛应用于集成电路和电子设备中。
了解其内部结构对于理解其工作原理和性能具有重要意义。
本部分将详细介绍场效应晶体管的内部结构。
2.1 基本构成部分：场效应晶体管主要由三个基本组成部分构成，即栅极、漏极和源极。
栅极是位于中间的控制电极，通过控制栅极上的信号可以调节漏源通道中的载流子浓度从而控制电流。
集成电路版图设计项目教程 项目2 MOS晶体管版图设计
1) 计规则分类
设计规则通常有以下两类： ➢ 1.λ准则：用单一参数λ表示版图规则，所有
的几何尺寸都与λ成线性比例。 ➢ 2.微米准则：用微米表示版图规则中最小线
宽尺寸和最小允许间隔尺寸等。
制造工艺的关键性能参数是特征尺寸，更准 确的说就是沟道长度。晶体管尺寸既决定了电 路速度，又决定了单个芯片上逻辑单元的数量。 制造工艺通常按照制造最小晶体管的长度来区 分，因此，一个制造最小沟道长度为0.35µm的 晶体管工艺叫0.35µm工艺。
以λ为单位的设计规则把尺寸定义为λ的倍数，λ的 取 值 由 工 艺 决 定 。 λ=0.5µm 的 CMOS 工 艺 也 称 0.5µm CMOS工艺；λ一般指工艺尺寸给出的最小 沟道长度，版图设计可以独立于工艺和实际的尺 寸。对于不同的工艺，只要改变λ的取值就可以了。 采用以λ为单位的设计规则会使设计规则得以简化， 而且有利于工艺按比例收缩。但以λ为单位的设计 规则有可能会造成芯片面积的浪费。
易于在工艺中实现，并能取得较高的 出来的芯片不能正常工作，即影响成品率；而工艺制造工程师
成品率。
希望芯片的成品率会高一些，所以希望线条尽可能的宽，线条
版图设计规则通常包括两个方面： 之间的距离尽可能大，但是这样又会造成芯片面积的增加。为
➢ 规定图形和图形间距的最小允许尺 了在芯片的器件集成度与成品率之间得到一个折中，必须制定
项目2 MOS晶体管版图设计
任务2.1集成电路版图设计工艺规则
2）版图设计规则
基本设计规则 主要包括： ➢ 线宽规则； ➢ 间距规则； ➢ 包围规则； ➢ 延伸规则； ➢ 交叠规则； 最小面积规则等。
➢ 1.线宽规则（Width Rule） 线宽规则通常指的是版图中多边形的最小宽度。多边形的最小宽度是关键尺寸，
微电子集成电路 第9章 晶体管版图设计
第9章 晶体管版图设计
模拟集成电路与数字集成电路区别 双极型晶体管版图设计 MOS晶体管的版图设计 MOS晶体管的版图设计 模拟集成电路版图设计的其它方面
模拟集成电路与数字集成电路区别
主要用于处理连续信号，也即模拟信号。 要求电路的每一个组成单元必须是精确的，其性能与版图 设计的相关性比数字集成电路强得多。 其版图设计从平面布局到各器件的几何图形的设计都要十 分的“讲究” 分的“讲究”，需要考虑的问题往往比数字集成电路多得 多。 如果在电路级上而不是在逻辑级上来考虑和优化一个数字 集成电路的性能，这将与模拟集成电路有许多共同点，对 高速数字集成电路的设计尤其如此。
单基极条图形适合于高频小功率管单基极条图形适合于高频小功率管双基极条图形适合于输出管双基极条图形适合于输出管基极和集电极引线孔都是马蹄形结构基极和集电极引线孔都是马蹄形结构发射极和集电极引线孔是马蹄形结构发射极和集电极引线孔是马蹄形结构梳形结构梳形结构双极型晶体管的图形设计双极型晶体管的图形设计多发射极晶体管的设计多发射极晶体管的设计11多发射极晶体管的优缺多发射极晶体管的优缺点点22对多发射极晶体管的要求对多发射极晶体管的要求33多发射极晶体管剖面图及等效原理图多发射极晶体管剖面图及等效原理图双极型晶体管的图形设计双极型晶体管的图形设计集成电路中的集成电路中的pnppnp管管在模拟集成电路中常见的在模拟集成电路中常见的pnppnp晶体管是横向晶体管是横向pnppnp晶体晶体管这种结构晶体管的发射区和集电区是在管这种结构晶体管的发射区和集电区是在nn型硅基片型硅基片上用扩散或离子注入的办法在形成上用扩散或离子注入的办法在形成npnnpn管基区同时形成管基区同时形成的而nn型基片作为横向型基片作为横向pnppnp管的基区
1、 双极型晶体管版图设计
模拟集成电路与数字集成电路区别 双极型晶体管版图设计 MOS晶体管的版图设计 MOS晶体管的版图设计 模拟集成电路版图设计的其它方面
模拟集成电路与数字集成电路区别
主要用于处理连续信号，也即模拟信号。 要求电路的每一个组成单元必须是精确的，其性能与版图 设计的相关性比数字集成电路强得多。 其版图设计从平面布局到各器件的几何图形的设计都要十 分的“讲究” 分的“讲究”，需要考虑的问题往往比数字集成电路多得 多。 如果在电路级上而不是在逻辑级上来考虑和优化一个数字 集成电路的性能，这将与模拟集成电路有许多共同点，对 高速数字集成电路的设计尤其如此。
单基极条图形适合于高频小功率管单基极条图形适合于高频小功率管双基极条图形适合于输出管双基极条图形适合于输出管基极和集电极引线孔都是马蹄形结构基极和集电极引线孔都是马蹄形结构发射极和集电极引线孔是马蹄形结构发射极和集电极引线孔是马蹄形结构梳形结构梳形结构双极型晶体管的图形设计双极型晶体管的图形设计多发射极晶体管的设计多发射极晶体管的设计11多发射极晶体管的优缺多发射极晶体管的优缺点点22对多发射极晶体管的要求对多发射极晶体管的要求33多发射极晶体管剖面图及等效原理图多发射极晶体管剖面图及等效原理图双极型晶体管的图形设计双极型晶体管的图形设计集成电路中的集成电路中的pnppnp管管在模拟集成电路中常见的在模拟集成电路中常见的pnppnp晶体管是横向晶体管是横向pnppnp晶体晶体管这种结构晶体管的发射区和集电区是在管这种结构晶体管的发射区和集电区是在nn型硅基片型硅基片上用扩散或离子注入的办法在形成上用扩散或离子注入的办法在形成npnnpn管基区同时形成管基区同时形成的而nn型基片作为横向型基片作为横向pnppnp管的基区
1、 双极型晶体管版图设计
场效应晶体管及其应用资料课件
在模拟电路中的应用
信号放大
在模拟电路中，场效应管 可作为放大器使用，具有 低噪声、高输入阻抗等优 点。
混频器和振荡器
场效应管可用于构建混频 器和振荡器，用于信号处 理和通信系统。
电源管理
在电源电路中，场效应管 可用来调节电压和电流， 实现高效的电源管理。
在功率电路中的应用
电源开关
在功率电路中，场效应管可作为 电源开关使用，实现高效、快速
注入的均匀性和准确性。
设备选择
03
根据具体的制造工艺选择相应的设备，如氧化炉、光刻机、刻
蚀机和离子注入机等。
06
实际应用案例分析
场效应晶体管在微处理器中的应用
场效应晶体管在微处理器中作 为开关元件，控制电流的通断 。
由于其高速开关特性和低导通 电阻，场效应晶体管在微处理 器中能够实现高速、低功耗的 数据传输。
可靠性问题
随着使用时间的增长，场效应晶体管可能会出现老化、失效等问题 ，影响电子设备的稳定性和寿命。
能效问题
目前场效应晶体管的能效还有待提高，尤其是在低电压、低功耗的 应用场景下，需要进一步优化设计。
未来的发展趋势与前景
新材料与新工艺
绿色环保
随着新材料和先进工艺的发展，场效 应晶体管将不断优化，实现更高的性 能和更低的功耗。
结构
场效应晶体管由源极、漏极、栅极和基片组成，其中栅极通 过绝缘层与基片隔离，通过改变输入电压来控制输出电流。
02
场效应晶体管的性能参数
直流参数
开启电压
指场效应管正常工作所需的最 小电压，也称阈值电压。
漏源饱和电压
当漏极电流达到最大时，对应 的漏源电压称为漏源饱和电压 。
跨导
表示场效应管放大能力的参数 ，定义为电压变化量与电流变 化量的比值。
第五章 MOS场效应晶体管
第五章 MOS 场效应晶体管§ 5.1 MOS 场效应晶体管的结构和工作原理1．基本结构上一章我们简单提到了金属－半导体场效应晶体管（即MESFET ），它的工作原理和JEFET 的工作原理有许多类似之处。
如果在金属－半导体结之间加一层氧化物绝缘层（如SiO 2）就可以形成另一种场效应晶体管，即金属－氧化物－半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor ，缩写MOSFET ），如图所示（P172）。
MOS 管主要是利用半导体表面效应而制成的晶体管，参与工作的只有一种载流子（即多数载流子），所以又称为单极型晶体管。
在双极型晶体管中，参加工作的不仅有多数载流子，也有少数载流子，故称为双极型晶体管。
本章主要以金属―SiO 2―P 型Si 构成的MOS 管为例来讨论其工作原理。
器件的基本参数是：沟道长度L （两个N P +结间的距离）；沟道宽度Z ；氧化层厚度x 0；漏区和源区的结深x j ；衬底掺杂浓度N a 等。
MOS 场效应晶体管可以以半导体Ge 、Si 为材料，也可以用化合物GaAs 、InP 等材料制作，目前以使用Si 材料的最多。
MOS 器件栅下的绝缘层可以选用SiO 2、Si 3N 4和Al 2O 3等绝缘材料，其中使用SiO 2最为普遍。
2．载流子的积累、耗尽和反型 （1）载流子积累我们先不考虑漏极电压V D ，将源极和衬底接地，如图所示。
如果在栅极加一负偏压（0G <V ），就将产生由衬底指向栅极的垂直电场。
在电场作用下，将使空穴在半导体表面积累，而电子在金属表面积累，如图所示。
（2）载流子耗尽如果在栅极加一正偏压（0G >V ），就将产生由栅极指向衬底的垂直电场。
在此电场作用下，将造成半导体表面多子空穴耗尽（即在半导体表面感应出负电荷，这些负电荷是空间电荷，不可移动），而在金属表面感应出正电荷，如图所示。
第八章MOS场效应晶体管课件
ID
VGS 0 VT
VGS VT 0
4 、输出特性曲线 输出特性曲线是指 VGS >VT 且恒定时的VDS ～ID 曲线，
可分为以下 4 段：
① 线性区 当 VDS 很小时，沟道就象一个其阻值与 VDS 无关的固定 电阻，这时 ID 与 VDS 成线性关系，如图中的 OA 段所示：
② 过渡区 随着VDS 的增大，漏附近的沟道变薄，沟道电阻增大，曲 线逐渐下弯。当VDS 增大到VD sat（饱和漏源电压）时，漏处的 可动电子消失，这称为沟道被夹断，如图中的AB 段所示。 线性区与过渡区统称为 非饱和区，有时也统称为 线性区。
要使表面发生强反型，应使表面处的 EF Eis qFP ，这时 能带总的弯曲量是 2qFP 。
此时的表面势为：S S,inv 2FP
外加栅电压超过 VFB 的部分（VG - VFB ）称为 有效栅压 。 有效栅压又可分为两部分：降在氧化层上的 VOX 与降在硅表面
附近的表面电势 S 即：VG VFB VOX S 。S 使能带发生弯 曲。表面发生强反型时 EF Eis qFP ，这时能带总的弯曲量
再随VG 而增大，表面势 S 也几乎维持 S,inv 不变。于是有：
Qn QS QA
QM QA COX VOX QA
CO（ X VG VB VFB S,inv） QA
当外加 VD ( > VS ) 后，沟道中产生电势 V ( y ) ，V ( y ) 随 y 而增加，从源处的 V ( 0 ) = VS 增加到漏处的 V ( L ) = VD 。
MS 与金属种类、半导体导电类型及掺杂浓度有关。对于
Al ～ Si 系统：
MS
- 0.6 V ～ - 1.0V ( N 沟 ) （见304页图 5-15）
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1. 电学SOA
功率晶体管的电学SOA 源于碰撞电离。背栅去偏置 效应。背栅去偏置超过了源区衬偏电压，源向衬底 注入少子。
2. 热电SOA
MOS 结构中固有寄生双极型晶体管具有和任何其他 双极型晶体管一样的缺点，尤其是会出现热击穿。 在约1ms 的延迟后，聚集的电流就会将雪崩MOS 管 烧毁，这种机制叫做热电SOA。漏区-背栅结温度较 高的部分传导较大的电流，使电流积聚到一个热点。
！！Guard Ring 必须封闭
应该采用后者
噪声抑制——屏蔽
M3
M2
Signal
M1
Coaxial Shielding
via2 M2 via1
GND
！如果需要shielding结构，请电路设计者事先告知 ！！绕线时，先走Shielding结构，再绕其他线
噪声抑制——差分结构
Differential Signal
噪声抑制——去耦
Stacked Power Rails
M3
GND
小电容
M2
VDD
M1
GND
层叠电源线和地线，会形成许多小电容 对于高频噪声的泄放很有用
在做cell ring时，除非工艺方有特定要 求，往往都做成电源线与地线层叠的形式：
方便ESD走线 增大寄生电容。
噪声抑制——电源
PAD
Individual Power Rail
器件的个数是否和原理图一至(有并联的管子时注意)；各器件的尺寸是否和原 理图一致。一般在拿到原理图之后，会对布局有大概的规划，先画器件，(器 件之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。对每个器件 的各端从什么方向,什么位置与其他物体连线必须先有考虑
如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和 外层cell 连起来，尽量在布局低层cell时就连起来
Rules for match
Something Especial for MOS
Common Centroid Symmetry Layout（AB BA）
栅、源接衬底电位
M=2，merge 网表修改 版图设计者不得自行修改网表！
Rules for match
Something Especial for MOS
3 热梯度
阈值电压随温度-2mV/℃，MOS电流匹配与阈值电压关系不 大，取决于尺寸
MOS的共质心布局
共质心可以消除梯度的影响
MOS匹配规则
1）一致性 匹配器件质心应近似一致，尽量重合 2）对称性 阵列应相对于X轴和Y轴对称，应该是用阵列中各单元 的位置对称 3）分散性
阵列应具有最大程度的分散性，器件的各组成部分 均匀分散在阵列中。 4）紧凑性 阵列应尽可能紧凑，接近正方形 5）方向性
二、 常规MOS 功率晶体管
最为常见的MOS 功率晶体管的两种金属连线图形分别 为：矩形器件、对角器件； 1. 矩形器件
流过晶体管各部分的电流基本相等。
功率MOS管的导线连接
A普通方式，成对导线，方便连接； B电流最均匀，最适合的连接方式 C减小了导线电阻，但电流不均匀
功率MOS管的导线连接
对角结构，采用逐渐变细总线的版图结构。
从而自然地在器件的两侧形成梯形的金属2 总线。 漏极和源极必须位于晶体管相对的两端。
逐渐变细的总线可以降低去偏置效应
降低栅电阻连接
通过金属跳线在栅极两端连接，可以使栅电阻降低 到1/4
非常规结构
通过把结构巧妙的源漏单元紧密地排布成阵列形式 可获得更小的特定导通电阻。下图显示的是华夫饼式与 曲栅式的MOS 晶体管版图。
低层cell的pin。label等要整齐，而且不要删掉以备后用。
匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规 定的金属走向一致。
为防止信号串扰，在两电路间加上PTAP，此PTAP单独连接VSS PAD。
金属上走过的电压很大时，为避免尖角放电，拐角处用斜角，不能走90度 的直角，但是慎用PATH (off-grid)。
在匹配电路的mos管左右画上dummy，用poly，poly的尺寸与管子尺寸一 样，dummy与相邻的第一个poly gate的间距等于poly gate之间的间距。
电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。
Via不要打在电阻体,电容(poly)边缘上面。Via金属与金属之间的接触孔， contact是金属与poly之间的接触孔，tap是衬底或是well之间的接触孔。
应将接触孔置于场氧化层的上方
沟道附近的扩散区
深扩散区会影响附近MOS管的匹配，扩散区结的尾 部延伸， 如BICMOS的深N侧阱和NBL要远离匹配MOS沟道 CMOS工艺中N阱应与NMOS间隔一定距离 PMOS应距离N阱边缘一定距离，防止横向扩散对 阱浓度的影响
NMOS比PMOS匹配更好
可能由于背栅掺杂的变化，埋层 沟道的存在，以及方向的应力效 应
管起二极管的作用。
关于匹配电路，放大电路不需要和下面的电流源匹配。但是对于差分电路， 放大管要相互匹配，电流源也要相互匹配。使需要匹配的管子所处的光刻环 境一样。
匹配分为横向，纵向，和中心匹配。
尺寸非常小的匹配管子对匹配画法要求不严格，4个以上的匹配管子,局部和 整体都匹配的匹配方式最佳。
如果w=20，可画成两个w=10的mos管并联，当然对于高频电路，寄生电 容的影响会很大，所以尽量多用一些叉指为好。
10 MOS晶体管
功率MOS 晶体管与版图
一、 MOS 安全工作区（SOA）
MOS 晶体管可用作开关或大功率调节。专门为这 类应用而设计的器件称为功率晶体管。一般把安全工作 区（SOA）边界的这两部分称为电学SOA 与热电SOA 。
晶体管击穿电压决定了最大VDS，电迁徙限制了
最大电流，最高温度和散热决定了最大功率，
尽量用最上层金属接出PIN
接出去的线拉到cell边缘,布局时记得留出走线空间
金属连线不宜过长；也不能太宽。太长或是太宽的时候由于金属应力的存在 ，工艺做的时候会发生形变，容易起翘
电容一般最后画，在空档处拼凑，电容上下级板的电压注意要均匀分布；电 容的长宽不宜相差过大，可以多个电容并联
Common Centroid Symmetry La
Rules for match
Something Especial for MOS
Common Centroid Symmetry Interdigitation Layout
噪声抑制——保护环
连线接头处要重叠，画的时候将该区域放大可避免此错误。
摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从器 件上跨过去。
Text，PA等层只是用来做检查或标志用，不用于光刻制造。 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/
地线分开。
PAD与芯片内部cell的连线要从ESD电路上接过去。 Esd电路的SOURCE放两边，DRAIN放中间。 NWELL有一定的隔离效果，但对于高频的RF电路，采用深N阱效果较好. 上拉P管的D/G均接VDD，S接PAD，下拉N管的G/S接VSS，D接PAD，P/N
开关感性负载的器件在正常工作时会产生极大的瞬 间能量，这些瞬态不会引起闩锁，也会向敏感电路 注入噪声，高频MOSFET的栅极驱动会遇到栅导线 谐振引起的严重瞬变。所以MOSFET栅极驱动和感 性负载驱动的输出电路必须仔细使用电子保护环屏 蔽以减小噪声耦合和闩锁敏感度。
噪声抑制——保护环
Guard Ring
实例
1，分散性较差，因有长串的段属于同一器件 2，存在间隙，不紧凑 3 ，较好 4，分散性较差，中间有长串的段属于同一器件
二维交叉耦合
可以分成两个部分，并对角分布，
Rules for match
Something Especial for MOS
This one is better！！！ M=1的两个器件进行匹配一般不要将其merge
电阻连线处孔越多，各个VIA孔的电阻是并联关系，孔形成的电阻变小。
电阻的dummy是保证处于边缘电阻与其他电阻蚀刻环境一样。
Power mos要考虑瞬时大电流通过的情况，保证电流到达各处的路径的电 阻相差不大。（适应所有存在大电流通过的情况)
金属层dummy要和金属走向一致，即如果M1横走，M1的dummy也是横 走向
MOS电流匹配
需要电流匹配的时候，如电流镜 漏极电流的失配为
VGST减小时，阈值值电压失配ΔVT影响增加，造成漏 极电流的失配增加。
所以增加VGST可以提高电流匹配。取0.3V以上
MOS匹配
大尺寸比小尺寸晶体管更匹配，大尺寸降低了局部 不规则的影响
长沟道比短沟道更匹配，因为长沟道降低沟道调制 效应。
匹配因素——方向
晶体管跨导取决于载流子迁移率，在不同方向下，晶 体管表现不同的应力敏感性。
为避免应力影响，匹配晶体管取一致方向。
匹配因素——扩散和刻蚀效应
多晶硅刻蚀速率不一致，开口越大，速率越快，
中等精度的匹配，要求增加虚拟晶体管，虚拟 晶体管栅极与源相连
有源区上栅极接触孔引起的失配
如果在有源区上的栅氧上的多晶栅加接触孔， 会引起较大的失配，硅化物可能会穿透多晶硅 栅，极大地改变氧化层附近多晶硅栅的功函数
每个源区周围有四个漏区，每个漏区周围有四个源 区，有金属斜条连接，版图密度更大
击穿电压后者栅极更平缓，有利于增加击穿电压
•
MOS电压匹配
需要栅源电压匹配，如差分对输入管； 设器件工作于饱和区，漏电流相同，则两
器件的栅源电压的失配为