十进制减法计数器
十进制计数器
方法之二：利用同步置数功能实现。
方案 1：设计数器从 Q3 Q2 Q1 Q0 = 0000 状态开始计数， 因此，取 D3 D2 D1 D0 = 0000。
① 写出 S7-1 的二进制代码 ② 写出反馈置数函数 ③ 画电路图 & 1 CP CTT Q0 Q1 Q2 Q3 CTP CT74LS160 CO CR LD D0 D1 D2 D3 1 S7-1 = S6 = 0110 LD = Q2 Q1
计数 计 数 器 状 态 顺序 Q3 Q2 Q1 Q0
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
项目设计任务书
数字时钟项目的设计任务
每个团队要设计一个可显示时、分、秒的数字时钟， 利用multisim仿真软件独立完成“硬件电路”的设计， 并通过仿真得到论证；结合电子CAD软件独立设计、 制作数字时钟PCB板，然后再在电子实训室中进行硬 件电路的装接与调试，设计出真正的计数器为止。
完成产品制作的准备工作 ——计数器的应用 任务一 简单二进制计数器应用 任务二 简单十进制计数器应用 任务三 设计制作复杂进制计数器 任务四 在虚拟实验室完成数字时钟设计与仿真
8421 码十进制加法计数器计数规律
计数顺序
0 1 2 3 4 5 6 7 8 9 10
计 Q3 0 0 0 0 0 0 0 0 1 1 0
数 器 状 Q2 Q1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 0
4.4 计数器
数字电子
24
2、用M 进制集成计数器构成 进制计数 、 进制集成计数器构成 集成计数器构成N 利用同步清零或置数端获得 N 进制计数 思 路： M 进制计数到 SN –1 后使计数回到 S0 状态 当 的二进制代码； 步 骤：1. 写出状态 SN–1 的二进制代码； 2. 求归零逻辑表达式； 求归零逻辑表达式； 3. 画连线图。 画连线图。 构成十二进制计数器。 十二进制计数器 位二进制计数器 [例] 用4位二进制计数器 74163 构成十二进制计数器。 解： SN−1 = S11 = 1011 Q0 Q1 Q2 Q3 1. 2. 归零表达式： 归零表达式：
21
复位输入 置位输入 时钟 R0（1） R0（2） R9（1） R9（2） CP （ ） （ ） （ ） （ ） H H X L L X X H H X X X L L L X H L X L X X L H X L X L
数字电子
X X X
L L H
任意N 六、任意N进制计数器的构成 1.用触发器和门电路设计 用触发器和门电路设计 同步、 同步 异步) 2.用集成计数器构成 清零端 (同步、异步 用集成计数器构成 置数端 4 ( M = 2 或M = 10) 级联
数字电子 14
四、异步二进制计数器
数字电子
15
数字电子
16
数字电子
17
数字电子
18
数字电子
19
74LS290的特点： 的特点： 的特点 包含1个 位二进制计数器 包含 个1位二进制计数器 和1个异步五进制计数器 个异步五进制计数器 R0（1） = R0（2） =1， ， （ ） （ ） R 9（1）• R9（2） =0，直接置 ，直接置0 （ ） （ ） R9（1） = R9（2） =1， 直接置 ， 直接置9 （ ） （ ） R0（1） • R0（2） =0且 R 9（1）• R9（2） =0，加计数 且 ， （ ） （ ） （ ） （ ）
数字电子技术计数器
1 00 01 01 1 01 1
d3 d2 d1 d0 1 1
Q3n+1 Q2n+1 Q1n+1 Q0n+1
000 0
d3 d2 d1
d0
加法计数
减法计数
保持
注
异步清零 异步置数
BO =CO=1
4. 集成十进制同步计数器 (1) 集成十进制同步加法计数器74160、74162 VCC CO Q0 Q1 Q2 Q3 CTT LD 同步计数功能：
若用T 触发器：
T0 = 1 T1=Q0n T2= Q1n Q0n
&
FF0
Q0
1J
FF1
1J
Q1
C1
C1
FF1
1J C1
&
B
Q2
1K
1K
Q0
Q1
1K
Q2
3. 3 位二进制同步可逆计数器 (1) 单时钟输入二进制同步可逆计数器
加/减 控制端
&1
&1
C/B &1
U/D 1
1
1J C1
Q0
1K
CP
FF0 Q0
按计数的增 减分：
加法计数器 减法计数器 可逆计数 (Up-Down Counter)
按计数值的 二进制编码计数器 编码方式分： 二—十进制计数器
按数制分：
二进制计数器 十进制计数器
N 进制(任意进制)计数器
同步二进制加法计数器结构组成及原理
计数器计数容量、长度或模的概念
计数器能够记忆输入脉冲的数目，即电路的有效状态
CP2=Q1
二-八-十六进制计数器的实现
FF0 Q0
74ls193十进制加减减法计数器电路
74ls193十进制加减减法计数器电路74LS193是一种十进制加减计数器电路，它具有广泛的应用。
本文将详细介绍74LS193的工作原理和功能特点。
1.74LS193的工作原理74LS193是一种四位二进制计数器，它可以实现十进制的加减减法操作。
通过在输入端接入由控制信号和时钟信号控制的二进制数据输入，74LS193可以根据输入信号的变化实现不同的计数操作。
2.74LS193的功能特点（1）四位计数器：74LS193是一种四位计数器，可以用来计算0到9之间的数字。
（2）加减减法功能：74LS193不仅可以进行加法运算，还可以实现减法运算。
通过控制端的输入信号，可以选择进行加法或减法操作。
（3）同步计数：74LS193采用同步计数方式，即在时钟信号的控制下，所有计数位同时进行计数，确保了计数的准确性。
（4）输出显示：74LS193的输出端有四个计数位和进位输出位，可以实时显示计数结果。
3.74LS193的应用领域（1）计数器：由于其计数功能，74LS193广泛应用于各类计数器电路中，如频率计数器、电子表、工业自动化等。
（2）加减器：由于其加减减法功能，74LS193也可以应用于数字加减运算器中，如数字计算机、计算器等。
（3）时序控制：74LS193也可以用于时序控制电路中，通过对计数信号的控制，实现时序操作，如时钟分频、频率分析等。
本文介绍了74LS193十进制加减减法计数器电路的工作原理和功能特点。
74LS193是一种四位二进制计数器，具有加减减法功能，采用同步计数方式，输出结果准确可靠。
它在计数器、加减器和时序控制电路等领域有着广泛的应用。
通过深入理解和熟练运用74LS193，我们可以设计出高效、稳定的数字电路系统，满足不同应用的需求。
两片74ls192组成两位十进制减法计数器真值表
两片74ls192组成两位十进制减法计数器真值表两片74ls192组成两位十进制减法计数器,可以用于计算机编程和电子电路设计中。
74ls192是一款2x24位的动态存储器,可以在192位时钟周期内读写,具有高吞吐量和低延迟的特点。
在两位十进制减法计数器中,需要将输入的两位二进制数减去所需的减法值,并将结果存储在计数器的二进制位中。
为了实现这一功能,可以使用两片74ls192来实现一个简单的两位十进制减法计数器。
下面是两片74ls192组成的两位十进制减法计数器真值表的扩展:| 计数器 | 输入 | 减法值 | 真值表 || ---- | ---- | ---- | ---- || 1 | 10 | 0 | 00000000 || 2 | 11 | 1000 | 00000011 || 3 | 12 | 001000 | 00000010 || 4 | 13 | 101000 | 00000011 || 5 | 14 | 010010 | 00000010 || 6 | 15 | 001101 | 00000010 || 7 | 16 | 101100 | 00000011 || 8 | 17 | 011100 | 00000010 || 9 | 18 | 110101 | 00000011 || 10 | 19 | 101110 | 00000010 || 11 | 20 | 011011 | 00000010 || 12 | 21 | 101011 | 00000011 || 13 | 22 | 010010 | 00000010 || 14 | 23 | 001101 | 00000010 || 15 | 24 | 101101 | 00000011 || 16 | 25 | 011001 | 00000010 || 17 | 26 | 101100 | 00000011 || 18 | 27 | 011011 | 00000010 || 19 | 28 | 101111 | 00000011 || 20 | 29 | 011100 | 00000010 || 21 | 30 | 101011 | 00000011 || 22 | 31 | 011101 | 00000010 || 23 | 32 | 110101 | 00000011 || 24 | 33 | 011100 | 00000010 || 25 | 34 | 101100 | 00000011 || 26 | 35 | 011011 | 00000010 || 27 | 36 | 101101 | 00000011 || 28 | 37 | 011001 | 00000010 || 29 | 38 | 101100 | 00000011 || 30 | 39 | 011011 | 00000010 || 31 | 40 | 110101 | 00000011 |通过使用两片74ls192,我们可以实现一个复杂的两位十进制减法计数器,从而在计算机编程和电子电路设计中发挥重要的作用。
74ls160十进制计数器原理
74ls160十进制计数器原理
74LS160十进制计数器原理74LS160是一种常用的十进制计数器，它能够实现0至9的循环计数。
它的原理基于二进制计数和锁存器的结合。
该计数器由四个D触发器组成，每个触发器都能存储一个二进制位。
在计数过程中，每当一个触发器的输出从低电平变为高电平时，它会向高位触发器传递一个脉冲信号。
这样，当最低位的触发器计数到9时，它会向高位触发器传递一个脉冲信号，使得高位触发器加1，而最低位触发器归零。
为了实现循环计数，74LS160还包含一个复位功能。
当外部信号复位输入为低电平时，所有触发器的输出都会被清零，计数器重新从0开始计数。
除了计数功能，74LS160还具有一个使能输入。
当使能输入为低电平时，计数器将会被禁用，不再进行计数。
这个功能可以用于控制计数器的启动和停止。
总结起来，74LS160十进制计数器通过二进制计数和锁存器的结合，实现了0至9的循环计数。
它具有复位和使能功能，可以灵活控制计数器的启动和停止。
这使得它在很多应用中都有广泛的使用，如时钟、计时器、频率分析等。
CMOS40、45系列数字集成电路型号功能表
CMOS40、45系列数字集成电路型号功能表4000系列4000 双3输入或非门加1输入反相器4001 四2输入或非门4002 双4输入或非门4006 18位串入串出静态移位寄存器4007 双互补对加反相器4008 4位二进制超前进位全加器4009 六缓冲器/电平变换器（反相）4010 六缓冲器/电平变换器（同相）4011 四2输入与非门4012 双4输入与非门4013 双D型触发器（带预置和清除端）4014 8位串入/并入串出移位寄存器4015 双4位串入并出移位寄存器4016 四双向模拟开关4017 十进制计数/分配器4018 可预置1/N计数器4019 四2选1数据选择器4020 14位二进制串行计数器4021 8位静态移位寄存器4022 八进制计数/分配器4023 三3输入与非门4024 7位二进制串行计数器/分频器4025 三3输入或非门4026 十进制计数/七段译码器4055 BCD—7段液晶显示译码/驱动器4056 BCD—7段液晶显示译码/驱动器4058 双4位锁存器4059 1/N计数器4060 14位二进制串行计数器/分频器4063 4位数值比较器4066 四双向模拟开关4067 单16通道模拟开关4068 8输入与非/与门4069 六反相器4070 四异或门4071 四2输入或门4072 双4输入或门4073 三3输入与门4075 三3输入或门4076 四D型寄存器（三态）4077 四异或非门4078 8输入或非/或门4081 四2输入与门4082 双4输入与门4085 双2路2输入与或非门4086 四2输入与或非门4089 二进制系数乘法器4093 四2输入与非施密特触发器4094 8位移位存贮总线寄存器4095 3输入J—K触发器40194 4位双向通用移位寄存器40195 4位双向通用移位寄存器4500系列4501 双4输入端与非门4502 六反相器/缓冲器4503 六缓冲器（三态）4504 六电平变换器4505 64位静态随机存贮器4506 双2输入可扩展或非门4507 四异或门4508 双4位D锁存器4510 可预置BCD可逆计数器4511 BCD-七段译码器 /驱动器4512 8选1数据选择器4513 BCD-七段译码器 /驱动器4514 4-16线译码器4515 4-16线译码器4516 可预置二进制可逆计数器4517 双64位静态移位寄存器4518 双BCD同步加计数器4519 4位与或选择器4520 双4位二进制同步加计数器4521 24组分频器4522 可预置BCD 同步1/N计数器4526 可预置4位二进制1/N计数器4527 BCD系数乘法器4572 四反相器输入或/与非门4574 四可编程电压比较器4582 超前进位电路4583 双施密特触发器4584 六施密特触发器4585 4位数值比较器4590 单4位锁存器4597 8位总线兼容锁存器（三态）4599 8位可寻址锁存器 4027 双J—K主从触发器4028 BCD十进制译码器4029 4位可预置/可逆计数器4030 四异或门4031 64位静态移位寄存器4032 三串行加法器（同相）4033 十进制计数/七段译码器4034 8位通用总线寄存器4035 4位并入/并出移位寄存器4038 三串行加法器（反相）4040 12位二进制计数器4041 四同相/反相缓冲器4042 四D型锁存器4043 四或非R—S锁存器（三态）4044 四与非R—S锁存器（三态）4045 21位计数器4046 锁相环4047 无稳态/单稳态多谐振荡器4048 8输入多功能门（三态可扩展）4049 六缓冲器/电平变换器（反相）4050 六缓冲器/电平变换器（同相）4051 单8通道模拟开关4052 双4通道模拟开关4053 三2通道模拟开关4054 四段液晶显示驱动4096 3输入J—K触发器4097 双8通道模拟开关4098 双可再触发单稳态触发器4099.8位可寻址锁存器40000系列40100 32级静态左/右移位寄存器40101 9位奇偶发生器/校验器40102 可预置2位十进制减法计数器40103 可预置8位二进制减法计数器40104 4通用双向移位寄存器40105 16×4先入先出寄存器（三态）40106 六施密特触发器（反相）40107 双3输入与非缓冲器/驱动器40108 4×4多路寄存器（三态）40109 四电平变换器40110 十进制计数/锁存/译码/驱动40147 10～4线BCD优先编码器40160 可预置十进制计数器40161 可预置二进制计数器40162 可预置十进制计数器40163 可预置4位二进制计数器40174 六D型触发器40175 四D触发器40181 4位算术逻辑单元40182 超前进位发生器40192 可预置十进制可逆计数器40193 可预置二进制可逆计数器4528 双可重触发单稳态触发器4529 双四通道模拟开关4530 双5输入过半数逻辑门4531 12位奇偶校验器4532 8位优先编码器4534 实时五、十进制计数器4536 可编程定时器4538 双精密可重触发单稳态触发器4539 双4通道数选择器4541 可编程定时器4543 BCD-七段译码器 /驱动器4544 BCD-七段译码器 /驱动器4547 BCD-译码/大流动驱动器4549 近似函数寄存器4551 四2通道模拟开关4553 三数字BCD计数器4555 双4选1译码器4556 双4选1译码器4557 1－64位可变长度移位寄存器4558 BCD-七段译码器4559 近似函数寄存器4560 “N”BCD加法器4561 “9”求补器4562 128位静态移位寄存器4566 工业定时基准发生器4568 相位比较器和可编程计数器4569 双可预置BCD/二进计数器。
十进制减法计数器的电路状态表
十进制减法计数器的电路状态表1. 引言十进制减法计数器是一种用于进行十进制数相减的电路。
在数字电子技术中，计数器是一种重要的组件，用于实现各种计数和计算功能。
本文将详细介绍十进制减法计数器的电路状态表及其工作原理。
2. 十进制减法计数器概述十进制减法计数器是一种组合逻辑电路，用于完成两个十进制数相减的操作。
它通常由多个逻辑门组成，能够根据输入信号和当前状态输出相应的结果。
3. 电路状态表电路状态表是描述一个数字电路所有可能输入和对应输出的表格。
对于十进制减法计数器来说，它有两个输入：被减数和减数，并且有一个输出：差值。
为了描述所有可能的输入和对应输出，我们需要列出完整的电路状态表。
下面是一个简化版的十进制减法计数器的电路状态表：被减数减数借位差值0 0 0 00 0 1 10 1 0 -10 1 1 -2…………在这个表格中，被减数和减数的取值范围是0-9，借位的取值范围是0-1，差值的取值范围是-9到9。
4. 工作原理十进制减法计数器的工作原理如下：1.输入信号被减数和减数被传入电路。
2.根据输入信号，计算是否需要借位。
如果被减数小于减数，则需要借位；否则不需要借位。
3.根据是否需要借位和输入信号，计算差值。
如果不需要借位，则直接将被减数减去减数；如果需要借位，则将被减数加上10再减去减数。
4.输出差值。
5. 示例为了更好地理解十进制减法计数器的工作原理，我们来看一个简单的示例。
假设我们要计算8-3的差值。
根据电路状态表，我们可以得到以下信息：被减数减数借位差值8 3 0 5根据输入信号8和3，计算得到不需要借位，并且差值为5。
因此，8-3的结果是5。
6. 总结十进制减法计数器是一种用于进行十进制数相减的电路。
它通过多个逻辑门实现了输入信号的处理和输出结果的产生。
本文介绍了十进制减法计数器的电路状态表及其工作原理，并通过示例说明了其应用。
希望本文能够帮助读者更好地理解十进制减法计数器的原理和功能，以及在数字电子技术中的应用。
(完整版)二篇4章2浙大版集成电路课后答案
题2.4.18 试用负边沿JK 触发器和“与-或-非”门构成一个四位数码并行寄存和一个四位数码串行输入右移移位寄存器。
解：令C 是并行寄存数据和实现右向移位操作的控制端，其用JK 触发器构成的框图如图所示：令C=1并行存数，C=0时为右移串入后，得出各组合电路的逻辑函数，现以1J 3和1K 3函数为例,列出真值表，求出函数式，其它式子也照此类推。
输 入 输 出 C Q 2 D 3 1J 3 1K 30 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 0 1 1 1 11 0233311Q C CD K J +==122211Q C CD K J +==011111Q C CD K J +==SRD C CD K J +==00011由四个函数式画出的电路图如图所示：题2.4.19 图题2.4.19是一个实现串行加法的电路图，被加数11011及加数10111已分别存入二个五位被加数和加数移位寄存器中。
试分析并画出在六个时钟脉冲作用下全加器输出S i 端、进位触发器Q 端以及和数移位寄存器中左边第一位寄存单元的输出波形(要求时间一一对应)。
1D 2D 3DFF3 FF2 FF1 FF0 SR D 1J C1 1K 组合 逻辑电路 1JC1 1K 组合 逻辑电路1J C1 1K 组合 逻辑电路 1J C1 1K 组合 逻辑电路 CP0D0Q 1Q 2Q 3Q C D 1 D S1J QC11K11J Q C11K11J Q C11K11J Q C11K1CPC Q 3Q 2Q 1Q 0D 3 D 2 D 0≥1 &≥1 &≥1 &≥1 &图题2.4.19解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。
其波形如图：题2.4.20 (1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数?(2)若计数脉冲频率f CP 为700Hz 时，从Q 2端、Q 0端输出时的频率各为多少?图题2.4.20解：分析计数器电路有多种方法，列表法：以CP 为顺序，依次列出触发器的初态、输入，和次态，可以得出结论。
计数器实验报告
实验4计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。
图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端 CP U—加计数端 CP D—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q0、Q1、Q2、Q3—数据输出端 CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。
当CR 为低电平，LD 为高电平时，执行计数功能。
执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。
执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。
表5－9－2加法计数减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
微机原理十进制减法实验程序
微机原理十进制减法实验程序一、十进制数相减程序设计实验DATA SEGMENTDATA1 DB 33H,39H,31H,37H,38H ;第一个数据（作为被减数）DATA2 DB 36H,35H,30H,38H,32H ;第二个数据（作为减数）MES1 DB '-','$'MES2 DB '=','$'DATA ENDSSTACK SEGMENT ;堆栈段STA DB 20 DUP(?)TOP EQU LENGTH STASTACK ENDSCODE SEGMENTASSUME CS:CODE,DS:DATA,SS:STACK,ES:DATASTART: MOV AX,DATAMOV DS,AXMOV ES,AXMOV AX,STACKMOV SS,AXMOV AX,TOPMOV SP,AXMOV SI,OFFSET DATA1MOV BX,05CALL DISPL ;显示被减数MOV AH,09HLEA DX,MES1INT 21HMOV SI,OFFSET DATA2MOV BX,05 ;显示减数CALL DISPLMOV AH,09HLEA DX,MES2INT 21HMOV SI,OFFSET DATA1MOV DI,OFFSET DATA2CALL SUBA ;减法运算MOV SI,OFFSET DATA1MOV BX,05 ;显示结果CALL DISPLMOV DL,0DHMOV AH,02HINT 21HMOV DL,0AHMOV AH,02HINT 21HINT 21HMOV AX,4C00HINT 21HDISPL PROC NEAR ;显示子功能DSI: MOV AH,02MOV DL,[SI+BX-1] ;显示字符串中一字符INT 21HDEC BX ;修改偏移量JNZ DSIRETDISPL ENDPSUBA PROC NEARMOV DX,SIMOV BP,DIMOV BX,05SU1: SUB BYTE PTR[SI+BX-1],30HSUB BYTE PTR[DI+BX-1],30HDEC BX ;将ASCII 码表示的数字串 JNZ SU1 ;转化为十六进制的数字串 MOV SI,DXMOV DI,BPMOV CX,05 ;包括进位,共5位CLC ;清进单位SU2: MOV AL,[SI]MOV BL,[DI]SBB AL,BL ;带进位相减AAS ;非组合BCD码的减法调整 MOV [SI],AL ;结果送被减数区INC SIINC DI ;指向下一位LOOP SU2 ;循环MOV SI,DXMOV DI,BPMOV BX,05SU3: ADD BYTE PTR [SI+BX-1],30HADD BYTE PTR [DI+BX-1],30HDEC BX ;十六进制的数字串转化ASCII码表示的数字串 JNZ SU3 RETSUBA ENDPCODE ENDSEND START二、十进制数排序程序设计实验;;;;;功能：冒泡排序服务程序;;;;;;DATA SEGMENTWORD DB 'Input numbers:',0DH,0AH,'$'BUF DB 100 DUP('$')DATA1 DB 0DH,0AH,'The result is:',0DH,0AH,'$' COUNT DB 0 DATA ENDSCODE SEGMENTASSUME CS:CODE,DS:DATASTART:;;;;;;;;;;;;;;初始化;;;;;;;;;;;;;MOV AX,DATAMOV DS,AXLEA DX,WORDMOV AH,09HINT 21HLEA DX,BUFMOV AH,0AH ;输入字符到缓冲区INT 21H ;输入数据（0~99），每个数据空格隔开;;;;;;功能：计算键入数字个数;;;;;;;;;;;;;H1: MOV AL,DI[BUF+2]CMP AL,' ' ;是否为空格JNZ H2INC [COUNT] ;有数字，数量+1JMP H3H2: CMP AL,0DH ;是否为CRJZ H4H3: INC DIJMP H1H4: INC [COUNT];存放需要比较的个数;;;;;;;功能：冒泡排序服务程序;;;;;;;;;;;;; MOV CX,0MOV CL,BYTE PTR [COUNT];循环次数L1: PUSH CXMOV CL,BYTE PTR [COUNT]MOV DI,0;取首位数据L4: CALL COUNT1;调用判断数据位数子程序CMP BL,DL;比较位数的大小JA L5;前一个数比后一个数大的情况JNE L6CMP BL,1JNZ L7CALL XCH3;同为一位数的比较JMP L5L7: CALL XCH2;同为两位数的比较JMP L5L6: CALL XCH1;前一个数比后一个数位数少的情况L5: LOOP L4POP CXLOOP L1;;;;;;;;显示排序结果;;;;;;;;;;DISPLAY:LEA DX,[DATA1]MOV AH,09HINT 21H;显示提示信息LEA DX,[BUF+2]MOV AH,09HINT 21H;显示结果MOV AH,4CHINT 21H;返回结束;;;;;;;;判断数据位数;;;;;;;;;;COUNT1:MOV DX,0MOV BX,0J1: MOV AL,DI[BUF+2]CMP AL,' 'JZ J2CMP AL,0DHJZ J3INC BLINC DIJMP J1J2: MOV AL,DI[BUF+3]CMP AL,' 'JZ J3CMP AL,0DHJZ J3INC DLINC DIJMP J2J3: SUB DI,DXINC DIRET;;;前一个数比后一个数位数少的情况;;XCH1:MOV AL,DI[BUF] ;第一个数装入ALMOV BX,WORD PTR DI[BUF+2] ;第二个数装入BX MOV WORD PTR DI[BUF],BXMOV BL,20HMOV DI[BUF+2],BLMOV DI[BUF+3],ALINC DIRET;;;;;;;;;;同为两位数比较;;;;;;;;;XCH2:MOV BX,WORD PTR DI[BUF-1] ;第一个数装入BX MOVDX,WORD PTR DI[BUF+2] ;第二个数装入DX CMP BX,DX JAE L9 ;>=不交换MOV WORD PTR DI[BUF-1],DXMOV WORD PTR DI[BUF+2],BXL9: RET;;;;;;;;;;同为一位数的比较;;;;;;;;XCH3:MOV DL,DI[BUF] ;第一个数装入DLMOV DH,DI[BUF+2];第二个数装入DHCMP DL,DHJAE L10 ;>=不交换MOV DI[BUF],DHMOV DI[BUF+2],DLL10: RETCODE ENDSEND START三、8255输入输出实验;//***************************************************** ;文件名: 8255IO for 8088;功能: 8255输入、输出实验;接线: 用导线连接8255模块的CS_8255到CPU模块的200H；; 8255模块的JD3C到八位逻辑电平输出模块的JD1E。
三位十进制计数器
长沙学院数电课程设计说明书题目三位十进制计数器系(部) 电子与通信工程系专业(班级) 光电信息工程专业一班姓名***学号**********指导教师***起止日期06.11-06.15010级光电信息工程专业课程设计任务书（课题）系（部）：电子与通信工程系专业：光电信息工程长沙学院课程设计鉴定表目录一．课程设计的目的 (6)二．课程设计课题 (6)三．课程设计内容 (7)四、设计步骤： (7)五．设计要点： (7)六．设计原理： (8)1.部分器件介绍： (8)2.+5V直流电源工作原理： (13)3.三位十进制计数器工作原理： (13)七：电路仿真 (14)1.M ULTISIM仿真图 (14)2.P ROTEL原理图： (16)3.PCB板： (18)八：心得体会 (19)九：参考文献 (19)三位十进制计数器的设计摘要本次课程设计的课题是三位十进制计数器，就设计所选用的器材而言，主要用到了3个74LS192，3个CD4511，3个七段数码管，1个555芯片以及一些电阻和电容。
74LS192是双时钟方式的十进制可逆计数器，这使得设计本身简单了许多。
设计中采用555芯片制成一脉冲发生器，为电路提供连续脉冲。
CD4511是7段数码管译码器，将74LS192的输出信号译码成数码管可识别的信号。
然后Multisim仿真软件测试和分析电路性能，并用protel软件绘制原理图，设计pcb板，本次设计的计数器是三位十进制加计数器，由上升沿触发，通过CO输出与其他的芯片级联。
达到进位输出！另外，本设计要求自己设计一个直流+5v电源，故用到了LM7805，以及变压器和整流桥堆！关键词：三位十进制计数器，74LS192芯片，555芯片，脉冲发生器，加计数器，上升沿触发，+5v直流电源，Multisim仿真，Protel原理图，PCB板。
一．课程设计的目的1.激发学生的学习热情，最大限度的发挥学生的潜能。
2.对所学过的知识进行强化加深，了解设计一般数电产品的基本程序，方法及过程。
实验十九。十进制计数器CD4017
实验十九、十进制计数器CD4017逻辑功能测试一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及其测试方法3、掌握CD4017计数器的逻辑功能及使用方法二、实验预习要求1、复习有关计数器部分内容2、拟出各实验内容所需的测试记录表格3、查手册，给出并熟悉实验所用各集成的引脚排列及逻辑功能。
三、实验设备与器件1、+5V直流电源2、双踪示波器3、连续脉冲源4、单次脉冲源5、逻辑电平开关6、逻辑电平显示器7、译码显示器8、CD4017B四、实验原理1、计数器是一个用以实现计数功能的时序部件，它不仅可用来计数脉冲数，还常用作数字系统定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
2、中规模十进制计数器CD4017B有清除和置数等功能，其引脚排列及逻辑符号如CD4017：十进制计数器/脉冲分配器CD4017 是5 位Johnson 计数器，具有10 个译码输出端，CP、CR、INH 输入端。
时钟输入端的斯密特触发器具有脉冲整形功能，对输入时钟脉冲上升和下降时间无限制。
INH 为低电平时，计Q1-Q9(Pin3，2，4，7，10，1，5，6，9，11)，为解码后的时进制输出接脚，被计数到的值，其输出为Hi，其余为Lo 电位。
b、CARRY OUT 数器在时钟上升沿计数；反之，计数功能无效。
CR 为高电平时，计数器清零。
CD4017有16支脚，除电源脚VDD及VSS为电源接脚，输入电压范围为3–15V之外，其余接脚为：A、频率输入脚：CLOCK(Pin14)，为频率信号的输入脚。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
数字电路二进制十进制计数器
CP
计数脉冲
n个触发器 组合电路
Z
进位输出
图6.5.1 计数器旳基本构造框图
1
(1)按模值
二进制计数器 十进制计数器 任意进制计数器
(2)按存储器旳状态变 化是否同步进行
同步计数器 异步计数器
加法计数器
(3)按逻辑功能 减法计数器 可逆计数器
2
一、二进制计数器
模值M=2n， 计数范围：0～2n-1
9
一、二进制计数器
2.异步二进制计数器（由SSI构成） (1)加法计数器 ①基本构造
a.T′FF形式 b.CP1=CP，CPi =
Qi-1 上升沿触发 Qi-1 下降沿触发
n
c. Z Qj
j 1
( i=2,3,…,n )
10
②电路实例 例2 用DFF构成旳3位二进制异步加法计数器电
路，如图6.5.5所示。
7
一、二进制计数器
1.同步二进制计数器（由SSI构成）
(2)减法计数器
①基本构造
a.CP1=CP2=…=CPn=CP
b.TFF形式 i1
c.T1=1，Ti Qj (i 2,3, , n)
n
j 1
d. Z Qj
j 1
8
同步计数器小结：
同步计数器旳特点是：在计数过程中，应 该翻转旳触发器是同步翻转旳，不需要逐 层推移。因而同步计数器旳稳定时间只取 决于单级触发器旳翻转时间（与位数多少 无关），计数速度快。因为计数脉冲要同 步加到各级触发器旳CP输入端，就要求给 出计数脉冲旳电路具有较大旳驱动能力。
16
③应用：
74161旳同步级联方式
17
一、二进制计数器
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课程设计报告
所属院系：电气工程学院
专业：电气工程
课程名称：电子技术B课程设计
设计题目：十进制减法计数器电路设计
班级：
学生姓名：
学生学号：
指导老师 :
完成日期： 2014.01.13 —2014.01.20
十进制减法计数器电路设计
一、引言
1.. MAX+PLUS II简介
Max+plusⅡ是Altera公司上一代的PLD开发软件，提供的FPGA/CPLD开发集成环境，Alter是世界上最大可编程逻辑器件的供应商之一。
Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。
在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
目前Alter已经停止开发MaxplusII，而转向QuartusII软件平台。
MAX+PLUSII的主要特征
1．输入方式
◇原理图输入
◇VHDL输入
◇原理图和硬件描述语言混合输入
2．逻辑模拟
◇时序模拟
3．编译器
◇可生成时序模拟文件和器件编程文件
4．支持的器件
◇提供大量的库文件
5．Constraints Editor工具
◇I/O参数设置和引脚分配
（a）引脚排列（b）逻辑符号
74LS192的引脚排列及逻辑符号
图中：PL为置数端，CPU为加计数端，TCU为非同步进位输出端，TCD为非同步借位输出端，P0，P1，P2，P3为计数器输入端，MR为清零端，Q0，Q1，Q2，Q3为数据输出端。
其功能表如下：
74LS192动能表。