十进制减法计数器

课程设计报告

所属院系：电气工程学院

专业：电气工程

课程名称：电子技术B课程设计

设计题目：十进制减法计数器电路设计

班级：

学生姓名：

学生学号：

指导老师 :

完成日期： 2014.01.13 —2014.01.20

十进制减法计数器电路设计

一、引言

1.. MAX+PLUS II简介

Max+plusⅡ是Altera公司上一代的PLD开发软件，提供的FPGA/CPLD开发集成环境，Alter是世界上最大可编程逻辑器件的供应商之一。Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。目前Alter已经停止开发MaxplusII，而转向QuartusII软件平台。

MAX+PLUSII的主要特征

1．输入方式

◇原理图输入

◇VHDL输入

◇原理图和硬件描述语言混合输入

2．逻辑模拟

◇时序模拟

3．编译器

◇可生成时序模拟文件和器件编程文件

4．支持的器件

◇提供大量的库文件

5．Constraints Editor工具

◇I/O参数设置和引脚分配

（a）引脚排列（b）逻辑符号

74LS192的引脚排列及逻辑符号

图中：PL为置数端，CPU为加计数端，TCU为非同步进位输出端，TCD为非同步借位输出端，P0，P1，P2，P3为计数器输入端，MR为清零端，Q0，Q1，Q2，Q3为数据输出端。

其功能表如下：

74LS192动能表