EDA技术4选1多路选择器实验报告

eda实验报告2

实验二多路选择器的设计一、实验目的1、进一步熟悉QUARTUSII软件的使用方法和VHDL输入的全过程。

2、进一步掌握实验系统的使用。

二、实验原理四选一多路选择器的原理如下图及下表，由Sl，S0来选择d0 ，dl ，d2 ，d3的信号，并使其能在Q上输出。

三、实验内容1、用VHDL语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语句描述的区别。

2、通过仿真下载并通过硬件验证实验结果。

四、实验步骤1、打开QUARTUSII软件，新建一个工程。

2、建完工程之后，再新建一个VHDL File。

新建一个VHDL文件的过程如下：1）选择QUARTUSII软件中的File>New命令，出现New对话框。

如图2-2所示。

图2-1 新建设计文件选择窗口2）在New对话框（图2-1）中选择Device Design Files页下的VHDL File，点击OK按钮，打开VHDL编辑器对话框，如图2-2所示。

图2-2 VHDL编辑窗口1、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。

2、编写完VHDL程序后，保存起来。

方法同实验一。

3、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。

4、编译仿真无误后，进行管脚分配，下表是示例程序的管脚分配表。

分配完成后，再进行全编译一次，以使管脚分配生效。

表2-1 端口管脚分配表5、“模式选择键”：按动该键能使实验板产生12种不同的实验电路结构。

本次实验的模式选择到“6”（红色数码管上显示）。

6、用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。

观察实验结果是否与自己的编程思想一致。

五、实验现象与结果当设计文件加载到目标器件后，按键按键开关，LED会按照实验原理中的格雷码输入一一对应的亮或者灭。

六、实验报告1、绘出仿真波形，并作说明。

2、进一步熟悉QUARTUSII软件。

3、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。

EDA多路选择器设计实验报告

EDA多路选择器设计实验报告多路选择器设计实验一、实验目的:进一步熟悉Quartus II的Verilog文本设计流程，组合电路的设计仿真和硬件测试。

二、实验内容:1、根据4.1节流程，利用Quartus II完成4选1多路选择器的文本代码编辑输入和仿真测试等步骤，给出仿真波形。

2、在实验系统上硬件测试，验证此设计的功能。

三、实验程序:Quartus II程序:module mux41a(a,b,c,d,s0,s1,y);input a,b,c,d;input s0,s1;output y;reg y;always@(a,b,c,d,s0,s1)begin :mux41case({s0,s1})2'b00:y<=a;2'b01:y<=b;2'b10:y<=c;2'b11:y<=d;default :y<=a;endcaseendendmodulemodelsim程序:// Copyright (C) 1991-2012 Altera Corporation// Your use of Altera Corporation's design tools, logic functions // and other software and tools, and its AMPP partner logic // functions, and any output files from any of the foregoing // (including device programming or simulation files), and any // associated documentation or information are expressly subject // to the terms and conditions of the Altera Program License // Subscription Agreement, Altera MegaCore Function License // Agreement, or other applicable license agreement, including, // without limitation, that your use is for the sole purpose of // programming logic devices manufactured by Altera and sold by // Altera or its authorized distributors. Please refer to the // applicable agreement for further details.//******************************************************************** *********// This file contains a Verilog test bench template that is freely editable to// suit user's needs .Comments are provided in each section to help the user// fill out necessary details.//******************************************************************** *********// Generated on "10/11/2015 21:31:33"// Verilog Test Bench template for design : mux41a//// Simulation tool : ModelSim-Altera (Verilog)//`timescale 1 us/ 1 psmodule mux41a_vlg_tst();// constants // general purpose registers//reg eachvec;// test vector input registersreg a;reg b;reg c;reg d;reg s0;reg s1;// wires wire y;// assign statements (if any) mux41a i1 (// port map - connection between master ports and signals/registers .a(a),.b(b),.c(c),.d(d),.s0(s0),.s1(s1),.y(y));initialbegina=0;b=0;c=0;d=0;s0=0;s1=0;#20 s0=0;s1=1;#20 s0=1;s1=0;#20 s0=1;s1=1;#20 $stop;endalways #2 a=~a;always #4 b=~b;always #6 c=~c;always #8 d=~d;endmodule四、实验步骤:1、打开Quartus II，点击“file”中的“New Project Wizard”，新建工程到指定文件夹中2、点击“New”新建工作簿，写入程序3、点击“compile design”进行编译方法一:联合仿真1、点击“processing”中的“start”2、点击“file”中的“open”，找到“modelsim”，查找“.vt”文件3、打开“mux41a”文件4、修改文件中的程序5、打开“Assignments”，点击“setting”，修改时间6、点击“test benches”后再点击“New”添加“mux41a”文件7、再进行编译8、点击“Tools”，打开“Run Simulation Tool”，再选择“RTL Simulation”方法二:modelsim单独仿真1、在modelsim中新建“sim”文件2、打开“modelsim”，创建工程3、点击“create new file”，新建两个工作簿4、分别添加相应程序进去，进行编译5、选择library,点击work，之后再右击add?to wave?selected signals，最后选择simulate点击run?run all。

EDA实验报告

实验一：QUARTUS II 软件使用及组合电路设计仿真页脚内容1实验目的：学习QUARTUS II 软件的使用，掌握软件工程的建立，VHDL源文件的设计和波形仿真等基本内容。

实验内容：1.四选一多路选择器的设计基本功能及原理：选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。

四选一选择器有四个输入端a,b,c,d，两个信号选择端s(0)和s(1)及一个信号输出端y。

当s输入不同的选择信号时，就可以使a,b,c,d中某一个相应的输入信号与输出y端接通。

逻辑符号如下：页脚内容2程序设计：软件编译：在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示页脚内容3分析：由仿真图可以得到以下结论：当s=0(00)时y=a;当s=1(01)时y=b；当s=2(10)时y=c；当s=3(11)时y=d。

符合我们最开始设想的功能设计，这说明源程序正确。

2.七段译码器程序设计基本功能及原理：七段译码器是用来显示数字的，7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD 中实现。

本项实验很容易实现这一目的。

输出信号的7位分别接到数码管的7个段，本实验中用的数码管为共阳极的，接有低电平的段发亮。

数码管的图形如下页脚内容4七段译码器的逻辑符号：程序设计：页脚内容5软件编译：在编辑器中输入并保存了以上七段译码器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示:页脚内容6分析:由仿真的结果可以得到以下结论：当a=0(0000)时led7=1000000 此时数码管显示0；当a=1(0001)时led7=1111001 此时数码管显示1；当a=2(0010)时led7=0100100 此时数码管显示2；当a=3(0011)时led7=0110000 此时数码管显示3；当a=4(0100)时led7=0011001 此时数码管显示4；当a=5(0101)时led7=0010010 此时数码管显示5；当a=6(0110)时led7=0000010 此时数码管显示6；当a=7(0111)时led7=1111000 此时数码管显示7；当a=8(1000)时led7=0000000 此时数码管显示8；页脚内容7当a=9(1001)时led7=0010000 此时数码管显示9；当a=10(1010)时led7=0001000 此时数码管显示A；当a=11(1011)时led7=0000011 此时数码管显示B；当a=12(1100)时led7=1000110 此时数码管显示C；当a=13(1101)时led7=0100001 此时数码管显示D；当a=14(1110)时led7=0000110 此时数码管显示E；当a=15(1111)时led7=0001110 此时数码管显示F；这完全符合我们最开始的功能设计，所以可以说明源VHDL程序是正确的。

EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)

EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)EDA实验报告实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。

2．学习使用原理图进行设计输入。

3．初步掌握器件设计输入、编译、仿真和编程的过程。

4．学习实验开发系统的使用方法。

二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。

实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。

本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。

实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。

例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。

学会管脚锁定以及编程下载的方法等。

四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。

五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。

2．学习层次化设计方法。

二、实验仪器与器材1．EDA 开发软件一套 2．微机一台 3．实验开发系统一台 4．打印机一台 5．其它器件与材料若干三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M（A=B ），G （A>B ）和L （A<B ）（如图所示）。

用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。

EDA：实验六2选1和4选1多路选择实验

实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。

2、实现两个多路选择器,一个2选1,一个4选1。

3、学会用于VHDL语言进行程序设计。

二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。

当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。

说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。

sw3,sw2为4选1的地址，sw4为2选1的地址。

三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。

2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。

3、将实验板左端的JP103全部用短路帽接上（共八个）。

四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。

图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。

EDA报告

班级 021031学号 02103066EDA题目 EDA实验报告学院电子工程学院专业信息对抗技术学生姓名陈龑豪02103066导师姓名朱燕练习题第一题----画出下例实体描述对应的原理图符号元件ENTITY buf3s IS -- 实体1：三态缓冲器PORT (input : IN STD_LOGIC ; -- 输入端enable : IN STD_LOGIC ; -- 使能端output : OUT STD_LOGIC ) ; -- 输出端END buf3x ;ENTITY mux21 IS --实体2： 2选1多路选择器PORT (in0, in1, sel : IN STD_LOGIC;output : OUT STD_LOGIC);END ENTITY mux21;1.三态缓冲器a) library ieee;use ieee.std_logic_1164.all;entity ex1 isport (input: in std_logic; --输入端enable: in std_logic ; --使能端output : out std_logic ) ; --输出端end ex1;architecture behav of ex1 isbeginprocess(enable,input)beginif(enable='1') thenoutput<=input ;elseoutput<='Z'; --输出为高阻态Zend if;end process;end behav;b) 在RTL viewer中的仿真电路图如下所示：c) 三态缓冲器的仿真波形图如下：2. 2选1多路选择器a) library ieee;use ieee.std_logic_1164.all;entity ex2 isport ( in0,in1,sel : in std_logic;output : out std_logic);end entity ex2;architecture behav of ex2 isbeginwith sel selectoutput<=in0 when '0',in1 when '1';end behav;b)在RTL viewer中的仿真电路图如下所示：c)2选一多路选择器的仿真波形如下：第二题 ---四选一多路选择器图中所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。

EDA技术4选1多路选择器实验报告

改正实验过程的错误并处理报eda技术实验报告五实验数据及分析处理源程序用ifthen语句波形仿真结果eda技术实验报告rtl电路图六实验结果体会实验前熟悉数据选择器的工作原理实验过程中结合理论进行分析
实验报告
学院：电子信息工程学院专业：dianzi
电子信息工程技术2014年12月20日星期六
姓名
康杰
（二）实验原理：
4选1数据选择器有两个地址输入端：S1、S0；4个数据输入端：D、C、B、A；1个输出端Y。其真值表如表1示。
表14选1数据选择器真值表
地址输入
输出
S0
S1
Y

0
A
0
1
B
1
0
C
1
1
D
（三）实验仪器及器材
PC机一台；Quartus II软件一套；KHF-5型实验开发系统一套
（四）实验方法及步骤
学号
2013030341079
班级
2013电技二班
指导老师
余华
课程名称
EDA技术与VHDL
成绩
实验名称
4选1多路选择器
（一）实验目的：
1、熟悉数据选择器的工作原理；
2、掌握QuartusⅡ环境下4选1数据选择器的VHDL设计或原理图设计；
3、完成软件仿真，管脚配置后下载进行硬件测试。3、完成简单与非门电路的VHDL设计或原理图设计，仿真后下载到实验箱上进行硬件测试。
4，新建矢量波形文件.vwf；
5，用矢量波形文件.vwf测试VHDL文件.vhd；
6，实验箱通电、检查；
7，串口相连接PC与实验箱；
8，打开下载工具THRCPLD；
9，选择波特率、目标器件、所要下载的烧写程序.pof；

EDA技术4选1多路选择器实验报告

EDA技术4选1多路选择器实验报告实验报告：EDA技术4选1多路选择器实验一、实验目的本实验旨在通过EDA（Electronic Design Automation）技术，利用4选1多路选择器实现数据选择功能，加深对数字电路设计基础知识的理解，掌握EDA技术的实际应用。

二、实验原理4选1多路选择器是一种数字逻辑电路，它有4个数据输入端，1个数据输出端和2个选择端。

通过控制选择端的状态，可以选择其中一个数据输入端的数据输出到输出端。

三、实验步骤1.实验准备在实验前，需要准备以下设备和软件：•数字逻辑实验箱•EDA软件（如Quartus II）•连接线若干•万用表•实验电路板•4选1多路选择器芯片（如74LS153）•发光二极管及限流电阻（用于显示输出结果）2.实验操作（1）将4选1多路选择器芯片连接到实验电路板上，并按照要求连接发光二极管及限流电阻。

（2）使用EDA软件创建新项目，并选择合适的FPGA芯片型号。

（3）在新项目中添加4选1多路选择器模块，并将其与FPGA芯片连接。

（4）根据实验要求，编写控制逻辑的VHDL或Verilog代码。

（5）将控制逻辑代码编译并下载到FPGA芯片中。

（6）使用万用表检查连接是否正确，发光二极管是否亮起。

（7）通过改变选择端的输入状态，观察发光二极管亮灭情况，验证4选1多路选择器的数据选择功能。

四、实验结果与分析通过本次实验，我们成功地利用4选1多路选择器实现了数据选择功能。

在EDA软件中，我们设计了合适的控制逻辑，将选择的输入数据传送到输出端，并通过发光二极管显示输出结果。

当改变选择端的输入状态时，观察到发光二极管的亮灭情况随之改变，证明了4选1多路选择器的数据选择功能。

通过本次实验，我们深入了解了数字电路设计的基本知识，掌握了EDA技术在实践中的应用。

通过使用EDA软件进行设计、编译和下载程序，我们能够更加便捷地进行数字电路实验。

此外，通过实际操作，我们学会了使用数字逻辑实验箱、万用表等实验设备，提高了实践操作能力。

四选一数据选择器实验报告

四选一数据选择器11微电子黄跃1117426021【实验目的】1．四选一数据选择器，2．学习Verilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具modelsim的使用方法；【实验内容】1. 实现四选一数据选择器的“Verilog ”语言设计。

2. 设计仿真文件，进行验证。

【实验原理】数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。

其主要功能是从多路数据中选择其中一路信号发送出去。

所以它是一个多输入、单输出的组合逻辑电路。

4选1数据选择器的元件符号如图一所示，其中D0、D1、D2、D3是4位数据输入端，A0和A0是控制输入端，Y是数据输出端。

当A1A0=00时，输出Y=D1；A1A0=01时，Y=D1；A1A0=10时，Y=D2；A1A0=11，Y=D3。

A1 A0 D Y0 0 D00 1 D11 0 D2 1 1 D3 D0 D1 D2 D3图一4选1数据选择器的元件符号由真值表写出输出逻辑表达式 301201101001)()()()(D A A D A A D A A D A A F+++=由逻辑表达式做出逻辑电路图。

【程序源代码】module mux4_1(sel,in,out); input [1:0] sel; input [3:0] in; output out; reg out;always@(sel or in) begin case ({sel[1],sel[0]}) 2'b00: out=in[0]; 2'b01: out=in[1]; 2'b10: out=in[2]; 2'b11: out=in[3]; default: out=1'bx; endcase end图二 4选1数据选择器原理图Endmodule测试程序代码如下：module test_mux4_1;reg [1:0] S;reg [3:0] IN;wire Y;mux4_1 M1(.sel(S),.in(IN),.out(Y));always #10 IN[0]=~IN[0];always #20 IN[1]=~IN[1];always #40 IN[2]=~IN[2];always #80 IN[3]=~IN[3];initialbegin S=1'b0;IN=4'h0;#100 $stop;endalways #10 S=S+1;endmodule【仿真和测试结果】【实验心得和体会】这次实验与上次相比有明显的进步，通过这次实验我对modelsim的应用更加得心应手，深切的体会到了verilog是一种描述性语言，这次实验总的来说是比较顺利的，但在实验过程中还是遇到了一些问题，比如端口的匹配问题，在写程序的时候误将位宽写在了变量名的后面，虽然程序能够运行但有警告，仿真波形是错误的，可见在写程序时警告有时也是致命的，这要求我们在学习的过程中思想一定要严谨！其次在做实验时一定要多想，例如在学习这门课时，书上说在模块外部输入可以是wire型或reg型，但在写程序时激励模块往往要初始化数据，所以编程时其类型往往声明为reg型，通过这个例子我明白了书上所说的有时往往是一个比较笼统的，而更多的需要我们自己去实践、探索、勤思考，只有这样我们才能把书本上的知识转化为属于我们自己的知识，才能在学习的道路上走的更远！。

eda多路选择器实验

新乡学院实验报告实验结果分析及讨论1.实验中出现过的问题或错误、原因分析在做实验的过程中，仿真波形出现了一些小倒刺。

出现原因是由于选择的芯片的处理能力不够，可以选择换一个强大的芯片。

2.保证实验成功的关键问题程序书写规范，芯片选择尽量选择大一点的芯片。

对实验自我评价在本次实验中虽然出现了一些问题，但是在老师和同学的帮助下都成功的得到解决。

在本次实验中我对于半加器的了解更加深刻，对程序的书写更加规范。

教师评阅1. 学生实验动手能力(20分)：□优秀(20~18) □较好(17~15) □合格(14~12) □不合格(11~0)2. 实验报告内容(共60分)(1)实验目的、材料、原理、内容及步骤记录(20分)：□正确、清晰、重点突出(20~18) □较正确、较清晰(17~15)□有少数错误(14~12) □有较多错误(11~0)(2)实验数据(现象)及结果记录、处理(20分)：□清晰、正确(20~18) □较清晰、较正确(17~15) □合格(14~12) □不合格(11~0)(3)实验结果分析及讨论(20分)：□结果详实、结论清晰、讨论合理(20~18) □结果正确、讨论适当(17~15)□合格(14~12) □不合格(11~0)3. 学生遵循实验室规定及实验要求程度(20分)：□好(20~18) □较好(17~15) □合格(14~12) □不合格(11~0)4. 其它意见：教师签名：年月日课程名称Eda技术实验成绩实验名称多路选择器设计实验专业电气工程及其自动化年级/班级学号实验地点A14-212 实验日期2022.4.15 姓名实验类型□演示性□验证性□综合性设计性指导教师实验目的(1)熟悉quartus‖的另一种VHDL文本设计方法(2)熟悉case语句不同的赋值结果，并观察RTL图(3)学会VHDL程序与电路原理图之间的转换实验仪器及耗材(1)quartus‖软件(2)计算机实验原理4选1多路选择器的电路模型如下图所示，选通控制端有4个输入：s0.s1.s2.s3。

eda实验报告(全加器,四选一数据选择器,交通灯)

浙师大数理与信息工程学院学生实验报告实验一简单组合逻辑电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。

用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。

2、实验内容用开关K7，K8作为输入设置，从输出指示LED观察OUT21,22,23,24等的变化。

3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shier isPort( k7,k8:in std_logic;out20,out21,out22,out23,out24:out std_logic); end shier;architecture sr of shier isbeginout20<=k7;out21<=not k7;out22<=k7 and k8;out23<=k7 or k8;out24<=k7 xor k8;end sr;波形仿真实验二三八译码器电路设计1、实验目的熟悉软件使用，了解CPLD设计的过程。

用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。

2、实验内容用开关K1，K2，K3，K4作为输入设置，组成一个高输出有效的三八译码器，从输出指示LED观察OUT1到OUT8随K1，K1，K3置值的改变而引起相应的变化。

3、实验条件EDA实验箱、QUARTUS2软件4、实验设计原理图VHDL源程序library ieee;use ieee.std_logic_1164.all;entity shisan isport( a,b,c:in std_logic;y:out std_logic_vector(7 downto 0));end shisan;architecture one of shisan isbeginprocess(a,b,c)variable d:std_logic_vector(2 downto 0);begind:=(c&b&a);if d<="000" theny<="00000001";elsif d<="001" theny<="00000010";elsif d<="010" theny<="00000100";elsif d<= "011"theny<="00001000";elsif d<= "100"theny<="00010000";elsif d<="101"theny<="00100000";elsif d<="110" theny<="01000000";elsif d<="111" theny<="10000000";else null;end if;end process;end one;波形仿真实验四四选一数据选择器电路设计1、实验目的熟悉和了解VHDL语言涉及数字电路的流程，掌握完整的EDA设计方法。

EDA实验报告

实验一：QUARTUS II 软件使用及组合电路设计仿真实验目的：学习QUARTUS II 软件的使用，掌握软件工程的建立，VHDL 源文件的设计和波形仿真等基本内容。

实验内容：1.四选一多路选择器的设计基本功能及原理：选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。

四选一选择器有四个输入端a,b,c,d，两个信号选择端s(0)和s(1)及一个信号输出端y。

当s输入不同的选择信号时，就可以使a,b,c,d中某一个相应的输入信号与输出y端接通。

逻辑符号如下：程序设计：软件编译：在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示分析：由仿真图可以得到以下结论：当s=0(00)时y=a;当s=1(01)时y=b；当 s=2(10)时y=c；当s=3(11)时y=d。

符合我们最开始设想的功能设计，这说明源程序正确。

2.七段译码器程序设计基本功能及原理：七段译码器是用来显示数字的，7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。

本项实验很容易实现这一目的。

输出信号的7位分别接到数码管的7个段，本实验中用的数码管为共阳极的，接有低电平的段发亮。

数码管的图形如下七段译码器的逻辑符号：程序设计：软件编译：在编辑器中输入并保存了以上七段译码器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示:分析:由仿真的结果可以得到以下结论：当a=0(0000)时led7=1000000 此时数码管显示0；当a=1(0001)时led7=1111001 此时数码管显示1；当a=2(0010)时led7=0100100 此时数码管显示2；当a=3(0011)时led7=0110000 此时数码管显示3；当a=4(0100)时led7=0011001 此时数码管显示4；当a=5(0101)时led7=0010010 此时数码管显示5；当a=6(0110)时led7=0000010 此时数码管显示6；当a=7(0111)时led7=1111000 此时数码管显示7；当a=8(1000)时led7=0000000 此时数码管显示8；当a=9(1001)时led7=0010000 此时数码管显示9；当a=10(1010)时led7=0001000 此时数码管显示A；当a=11(1011)时led7=0000011 此时数码管显示B；当a=12(1100)时led7=1000110 此时数码管显示C；当a=13(1101)时led7=0100001 此时数码管显示D；当a=14(1110)时led7=0000110 此时数码管显示E；当a=15(1111)时led7=0001110 此时数码管显示F；这完全符合我们最开始的功能设计，所以可以说明源VHDL程序是正确的。

EDA实验二 4选1多路选择器设计实验

EDA实验二4选1多路选择器设计实验一、实验目的进一步熟悉QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。

二、实验内容实验内容一：根据以下流程，利用QuartusII完成四选一多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。

实验内容二：在试验系统上硬件测试，验证此设计的功能。

对于引脚锁定以及硬件下载测试。

输出信号接蜂鸣器。

最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制S0，S1，可使蜂鸣器输出不同音调）。

实验内容三：对VHDL不同描述方式的四选一多路选择器进行硬件实验，比较他们的特性。

三、程序设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT (a,b,c,d,s0,s1:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC); --输出信号END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINS<=s0&s1; --并置操作，获得二维矢量数据类型PROCESS(s0,s1,a,b,c,d) --敏感信号BEGINCASE S ISWHEN"00"=> y<=a;WHEN"01"=> y<=b;WHEN"10"=> y<=c;WHEN"11"=> y<=d;WHEN OTHERS=>NULL; --其它情况为空值END CASE; --CASE语句结束END PROCESS; --PROCESS进程语句结束END ARCHITECTURE one;四、程序分析程序分析：四选一多路选择器设计时，定义输入S为标准以内漏记为STD_LOGIC,输出的信号y的数据类型定义为2位标准逻辑矢量位STD_LOGIC_VECTOR( 1 DOWNTO 0 ).使用LIBRATY语句和USE语句，来打开IEEE库的程序包STD_LOGIC_1164.ALL。

EDA技术4选1多路选择器实验报告

EDA技术4选1多路选择器实验报告实验报告：EDA技术4选1多路选择器1.引言多路选择器是一种常见的组合电路，用于从多个输入信号中选择出一个输出信号。

在数字电路设计中，采用EDA（Electronic Design Automation）技术可以方便地进行多路选择器的设计、模拟和验证。

本实验旨在使用EDA技术设计、模拟和验证一个4选1多路选择器。

2.设计本实验采用Verilog HDL语言进行设计。

首先，我们定义一个4位的输入端口sel，用于选择4个输入信号in0、in1、in2和in3中的一个。

然后，我们定义一个输出端口out，用于输出被选择的信号。

接下来是设计的核心部分，根据4位选择信号sel的不同取值，选择相应的输入信号作为输出信号。

我们使用一个case语句来实现多路选择器的选择功能。

3.仿真为了验证设计的正确性，我们使用EDA技术对多路选择器进行了仿真。

在仿真中，我们可以输入不同的选择信号和输入信号组合，观察输出结果是否符合预期。

通过仿真，我们可以验证多路选择器在不同输入和选择信号组合下的正确性和稳定性。

如果输出结果与预期一致，那么我们可以得出结论：设计的多路选择器是正确的。

4.验证验证是设计过程中非常重要的一步，通过验证可以判断设计是否达到了预期的功能和性能要求。

我们使用EDA技术对多路选择器进行了验证。

在验证过程中，我们更加注重多路选择器的性能指标，如延迟和功耗等。

我们可以通过模拟分析和优化来改进多路选择器的性能。

5.总结本实验通过使用EDA技术设计、模拟和验证了一个4选1多路选择器。

通过实验我们学习了EDA技术在数字电路设计中的作用和应用。

同时，我们了解了多路选择器的基本原理和设计方法，掌握了Verilog HDL语言的设计和仿真技巧。

通过本实验，我们发现EDA技术能够极大地提高数字电路设计的效率和准确性。

通过合理应用EDA技术，我们可以设计出更加可靠、高效的数字电路，并且可以方便地对其进行仿真和验证。

EDA实验报告

实验一：QUARTUS II 软件使用及组合电路设计仿真实验目的：学习QUARTUS II 软件的使用，掌握软件工程的建立，VHDL 源文件的设计和波形仿真等基本内容。

实验内容：1.四选一多路选择器的设计基本功能及原理：选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。

四选一选择器有四个输入端a,b,c,d，两个信号选择端s(0)和s(1)及一个信号输出端y。

当s输入不同的选择信号时，就可以使a,b,c,d中某一个相应的输入信号与输出y端接通。

逻辑符号如下：程序设计：软件编译：在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示分析：由仿真图可以得到以下结论：当s=0(00)时y=a;当s=1(01)时y=b；当 s=2(10)时y=c；当s=3(11)时y=d。

符合我们最开始设想的功能设计，这说明源程序正确。

2.七段译码器程序设计基本功能及原理：七段译码器是用来显示数字的，7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。

本项实验很容易实现这一目的。

输出信号的7位分别接到数码管的7个段，本实验中用的数码管为共阳极的，接有低电平的段发亮。

数码管的图形如下七段译码器的逻辑符号：程序设计：软件编译：在编辑器中输入并保存了以上七段译码器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。

仿真分析：仿真结果如下图所示:分析:由仿真的结果可以得到以下结论：当a=0(0000)时led7=1000000 此时数码管显示0；当a=1(0001)时led7=1111001 此时数码管显示1；当a=2(0010)时led7=0100100 此时数码管显示2；当a=3(0011)时led7=0110000 此时数码管显示3；当a=4(0100)时led7=0011001 此时数码管显示4；当a=5(0101)时led7=0010010 此时数码管显示5；当a=6(0110)时led7=0000010 此时数码管显示6；当a=7(0111)时led7=1111000 此时数码管显示7；当a=8(1000)时led7=0000000 此时数码管显示8；当a=9(1001)时led7=0010000 此时数码管显示9；当a=10(1010)时led7=0001000 此时数码管显示A；当a=11(1011)时led7=0000011 此时数码管显示B；当a=12(1100)时led7=1000110 此时数码管显示C；当a=13(1101)时led7=0100001 此时数码管显示D；当a=14(1110)时led7=0000110 此时数码管显示E；当a=15(1111)时led7=0001110 此时数码管显示F；这完全符合我们最开始的功能设计，所以可以说明源VHDL程序是正确的。

四选一多路选择器设计实验

四选一多路选择器设计实验在网络通信领域，多路选择器是一种重要的技术，它能够在单个处理器上同时处理多个输入/输出通道。

多路选择器可以实现多种功能，例如网络路由选择、数据包排队等。

在本文中，我将设计一个四选一多路选择器并进行实验，以研究和验证其性能和功能。

首先，我们需要了解四选一多路选择器的原理和结构。

四选一多路选择器是一种数字电路，其输入有四个信号，输出则选择其中一个信号进行传输。

为了实现这个功能，我们可以采用多种方式，其中一种常用的方法是使用多个多输入与门。

在我们的设计中，我们将使用四个2输入与门和两个2输入或门来实现四选一多路选择器。

我们给每个输入信号分配两个与门，并将其输出分别与两个或门的一个输入相连，另一个输入与输入控制信号相连。

当输入控制信号为1时，相应的输入信号被传输到输出；当输入控制信号为0时，相应的输入信号被屏蔽。

接下来，我们将进行实验来验证这个四选一多路选择器的性能和功能。

在实验中，我们将使用四个输入信号A、B、C和D，并通过一个控制信号S选择其中一个信号。

首先，我们将进行真值表测试，以验证多路选择器在不同输入和控制信号下的输出是否正确。

通过输入所有的可能组合，并手动确认输出是否符合预期，我们可以确保多路选择器的逻辑电路正确。

接下来，我们将进行时序性能测试，以验证多路选择器的响应时间。

我们可以通过给输入信号和控制信号施加电压脉冲，并测量输出信号的变化时间来评估多路选择器的响应快慢。

通过测试多个输入和控制信号组合下的响应时间，我们可以得出多路选择器的平均响应时间。

除了性能测试，我们还可以进行功能测试。

例如，我们可以测试选择不同输入信号时，多路选择器对于传输信号的正确性。

我们可以通过输入一个或多个特定的输入信号，并观察输出信号是否正确来评估多路选择器的功能。

最后，我们可以进行扩展实验来探索多路选择器的应用。

例如，我们可以通过将多个四选一多路选择器连接起来，实现更复杂的多路选择功能。

我们还可以将多路选择器与其他数字电路组合起来，以构建更复杂的系统。

(完整word版)四选一多路选择器实验报告.docx

实验报告学院：电气工程学院专业：电子信息工程班级：姓名学号实验时间指导教师实验项目名称四选一多路选择器实验组成绩实1．学习组合逻辑电路、编码器的功能与定义，学习 Verilog 和VHDL语言验 2 ．熟悉利用 Quartus II 开发数字电路的基本流程和 Quartus II 软件的相关目操作的 3 ．学会使用 Vector Wave 波形仿真实验按照老师的要求完成实验，编写实验报告要求选择器常用于数字 4 路信号的切换。

实四选一选择器有 4 个输入端 input0、1、2、 3. 两个信号控制端 a,b 及一个信验号输出端 y。

当 a,b input0-input3中的原一个输入信号与输出 y 端口接通。

用拨码开关作四位数据及两位控制端的输理LED s1 和 s0LED 与数据输入端 a,b,c,d 4 选一数据选择器设计的正确性。

实验软件： Altera Quartus II 9.0集成开发环境。

仪器1. 选择“开始”→“所有程序”→“Altera ”→“ Quartus II 9.0 ” →“Quartus II 9.0 （32bit ）”，启动软件。

2.选择“ File ” →“ New Project Wizard ”，出现“ Introduction ”页实验步骤实验内容面，如图所示，该页面介绍所要完成的具体任务。

3.单击“ Next ”按钮，进入工程名称的设定、工作目录的选择。

4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶层文件的实体名6.新建设计文件，选择“File|New ”，在New对话框中选择 Device Design Files 下的 Verilog File ，单击 OK，完成新建设计文件。

7.在新建设计文件中输入 Verilog 程序 .8.结果仿真编写四选一电路的VHDL代码并仿真，编译下载验证一：实验程序:LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT（ input： IN STD_LOGIC_VECTOR (3 DOWNTO 0)；实sel： IN STD_LOGIC_VECTOR (1 DOWNTO 0)；y： OUT STD_LOGIC);验END mux4 ；数ARCHITECTURE rtl OF mux4 ISBEGIN据PROCESS (input ， sel)BEGINIF (sel= “ 00” ) THENy<= input （ 0）；ELSIF （ sel=“01”） THENy<= input （ 1）；ELSIF （ sel=“10”） THENy<= input （ 2）；ELSEy<= input （ 3）；END IF;END PROCESS;END rtl;二：程序运行图：三：波形图：实本次实验学习了组合逻辑电路、编码器的功能与定义，学习了Verilog 和VHDL语言，同时熟悉了利用 Quartus II 开发数字电路的基本流程和Quartus II 软件的相关操作，学会了使用Vector Wave波形仿真。

实验报告——多路选择器设计

姓名：黄娟学号：32214125班级：自动141成绩：实验名称：多路选择器的设计一、实验目的1. 掌握EDA工具Quartus Ⅱ的使用；2. 掌握Verilog编程技术。

3. 掌握Quartus Ⅱ的文本输入设计流程。

4. 掌握二选一多路选择器和四选一多路选择器的Verilog表述。

二、四选一多路选择器的Verilog表述（case）（1）case语句表述方式module CNT10(a,b,c,d,s1,s0,y);input a,b,c,d;input s1,s0;output y;reg y;always @(a or b or c or d or s1 or s0)begin : CNT10case ({s1,s0})2'b00:y<=a;2'b01:y<=b;2'b10:y<=c;2'b11:y<=d;default :y<=a;endcaseendEndmodule（2）波形仿真(3)RTL图三、四选一多路选择器的Verilog表述（if）（1）if语句表达方式module CNT10(A,B,C,D,S1,S0,Y);input A,B,C,D,S1,S0;output Y;reg [1:0] SEL;reg Y;always @(A,B,C,D,SEL) beginSEL = {S1,S0};if(SEL==0)Y=A;else if(SEL==1)Y=B;else if(SEL==2)Y=C;else Y=D;endendmodule（2）波形仿真（3）RTL图三、注意事项文件名必须和模块名保持一致，文件路径中不要有汉字，一开始没有注意，存在了桌面上，并且文件名用了汉字而调试好长时间，最后经过老师指点才完成！实验前熟悉了数据选择器的工作原理，实验过程中结合理论进行了分析，并且初步掌握了Quartus Ⅱ环境下4选1数据选择器的Verilog HDL语言设计以及原理图的设计。

(EDA实验报告)201400121184

山东大学信息科学与工程学院EDA实验报告姓名：吴蔓学号：201400121184班级：电信工一班2016.5.31实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。

2．学习使用原理图进行设计输入。

3．初步掌握器件设计输入、编译、仿真和编程的过程。

4．学习实验开发系统的使用方法。

二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。

实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。

本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。

实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。

例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。

学会管脚锁定以及编程下载的方法等。

四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。

实验程序：library ieee;use ieee.std_logic_1164.all;entity mux4 isport (input:in std_logic_vector(3 downto 0);sel:in std_logic_vector(1 downto 0);y: out std_logic);end mux4;architecture rtl of mux4 isbeginprocess(sel,input)beginif sel=“00”theny<=input(0);elsif sel=“01”theny<=input(1);elsif sel=“10”theny<=input(2);elsey<=input(3)；end if;end process;end rtl;实验结果4选1数据选择器的截图：仿真波形图：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。