电工课程设计 加法计数器
电工实验报告 加法计算器
姓名班级 1 学号
实验日期节次教师签字成绩
加法计算器
1.实验目的
熟悉掌握有关时序逻辑电路的组成原理；
通过设计一个简单的计算器，掌握组合逻辑电路、时序逻辑电路的分析和设计方法；
了解及掌握中规模集成电路，了解各个芯片的管脚图及结构图。
能够掌握全加器、计数器等的功能及实现方法；
锻炼自己的动手实践能力，并自己设计电路，培养自己的兴趣。
2.总体设计方案或技术路线
设计一个多功能计算器，它能实现简单的加法运算，只能显示结果为0—16的和数，并能够在数码管上显示，加法运算的实现要求：用四个开关代表四位二进制数，操纵开关，输入二进制数码，则在对应的数码管1上会显示出相应的十进制数，即代表被加数；用同样的方法在另外的四个开关上输入二进制数，则在对应的数码管2上还会出现相应的十进制数，即代表加数；当加数与被加数都输入后，在数码管3和数码管4上出现两数的和，两个数码管可以显示到和的十位。
3.实验电路图
4.仪器设备名称、型号和技术指标
直流稳压电源、试验箱、万用表；
2个74LS00D、1个74LS283D、1个74LS04D、2个74LS08D、1个74LS20D；
单刀双掷开关9个、导线若干。
加减计算器电子课程设计
加减计算器电子课程设计一、课程目标知识目标：1. 学生能理解加减计算器的基本原理，掌握电子元件的功能和使用方法。
2. 学生能运用所学的数学知识，设计并搭建一个简单的加减计算器电路。
3. 学生了解电子技术在日常生活中的应用，理解电子计算器的发展历程。
技能目标：1. 学生能运用所学知识，分析问题，提出解决方案，具备初步的电子电路设计和搭建能力。
2. 学生能通过实际操作，提高动手能力，培养观察能力和问题解决能力。
3. 学生能通过团队合作，学会沟通与协作，提高项目执行能力。
情感态度价值观目标：1. 学生对电子技术产生兴趣，激发学习热情，培养科技创新意识。
2. 学生在课程学习中，培养耐心、细心和专注的品质，养成严谨的科学态度。
3. 学生通过实践，体会团队合作的重要性，培养集体荣誉感和责任感。
课程性质：本课程为实践性课程，结合数学和电子技术知识，培养学生的动手能力和问题解决能力。
学生特点：六年级学生具备一定的数学知识基础，好奇心强，喜欢动手操作，但可能对电子技术了解较少。
教学要求：教师需引导学生运用所学知识，注重实践操作，鼓励学生思考、提问，培养其创新精神和团队合作能力。
通过课程目标的具体分解，使学生在实践中达成学习成果，提高综合素养。
二、教学内容1. 电子元件基础知识：介绍电子元件的分类、功能及使用方法，如电阻、电容、二极管、三极管等。
- 教材章节：电子技术基础2. 加减计算器原理：讲解加减计算器的基本工作原理，引导学生理解数字电路的运算过程。
- 教材章节：数字电路基础3. 电路设计与搭建：指导学生运用电子元件，设计并搭建一个简单的加减计算器电路。
- 教材章节：电路设计与实践4. 数学知识应用：结合教材中的数学知识，分析加减计算器电路中的数值计算过程。
- 教材章节：数学基础知识5. 电子计算器发展史：介绍电子计算器的发展历程，使学生了解科技进步对社会发展的推动作用。
- 教材章节：电子技术发展史6. 团队合作与沟通：通过分组合作，培养学生的团队协作能力和沟通能力。
二十进制加法计数器电路的设计
新疆大学课程设计报告所属院系：电气工程学院专业：电气工程课程名称：电子技术B课程设计设计题目：20进制加法计数器电路的设计班级：电气10-4班学生姓名：克依斯尔.卡合曼学生学号：20102101454指导老师: 王红琳努尔买买提完成日期：2014.01.13 —2014.01.2020进制加法计数器电路的设计1．设计目的（1）了解EDA技术的概念、发展及应用。
（2）掌握VHDL语言的基础知识，熟悉在数字电路系统设计中VHDL程序设计。
（3）学习MAX+PLUSⅡ软件的应用方法。
（4）应用EDA技术的设计方法完成（采用原理图和文本法两种方法实现），并在MAX+PLUSⅡ软件上仿真。
（5）需在实验室搭建电路验证并请认真按格式完成课程设计报告。
2．设计内容maxplus2MAX+PLUSII把这些设计转自动换成最终所需的格式。
其设计速度非常快。
对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。
设计处理一般在数分钟内完成。
特别是在原理图输入等方面，Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者使用。
EDA （Electronic Design Automation）EDA技术就是依靠功能强大的电子计算机，在EDA 工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子电路设计功能。
2.2 电路的分析（1）创建电路文本图：（3）20进制计数器的原理图：（4）原理图输出波形图：可见当LD信号为“1”是不管CLK信号是什么都不工作。
只要LD为“0”是才能正常工作。
文本原理图其功能表如下：输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 0× d c b a d c b a0 0×××××加计数0 110 1 1 ××××减计数实验接线图：(5)结束语利用MAXPLUS2仿真软件完成了20进制加法计数器原理图及波形仿真，仿真结果与预期相符，实现了20进制的加法。
multisim电工电子课程设计—计算器
multisim电⼯电⼦课程设计—计算器⼀、设计要求(1)0~999范围内直接能进⾏加法，减法运算(2)全是10进制显⽰(3)必须⽤译码器加7段数码管显⽰数据⼆、设计原理图1 ⼀位⼗进制加减运算原理框图如图1所⽰，第⼀步置⼊两个四位⼆进制数（要求置⼊的数⼩于1010），如（1001）2和（0111）2同时在两个七段译码显⽰器上显⽰出对应的⼗进制数9和7；第⼆步通过开关选择运算⽅式加或者减；第三步，若选择加运算⽅式，所置数送⼊加法运算电路进⾏运算，同理若选择减运算⽅式，则所置数送⼊减法运算电路运算；第四步，前⾯所得结果通过另外两个七段译码器显⽰。
即: 若选择加法运算⽅式，则（1001）2+（0111）2=（10000）2⼗进制9+7=16 并在七段译码显⽰器上显⽰16. 若选择减法运算⽅式，则（1001）2-（0111）2=（00010）2⼗进制9-7=2 并在七段译码显⽰器上显⽰02.⾄于三位⼗进制加减法运算，只需将三个⼀位⼗进制加减法电路进⾏连接，便可以实现加法运算，如369+256=625或减法运算1990-990=000.三、设计所采⽤清单超前进位加法器74LS283 6个⼗进制计数器74LS192 6个显⽰译码器74LS48 10个共阴极七段数码管10个500欧电阻70个2输⼊与门74LS08 6个3输⼊或⾮门74LS27 3个2输⼊异或门74LS86 27个反相器74LS04 3个2输⼊或门74LS32 2个单⼑双掷开关9个电源，导线若⼲四、电路原理图及其分析(1)置数电路利⽤⼗进制计数器进⾏置数，输⼊数为⼗进制，只需要⼀个开关控制，⽽如果⽤四个开关直接输数，导致开关数量过多，⽽且⽆法避免⼗六进制数。
(2)加六进位电路⽤两⽚4位全加器74LS283和门电路设计⼀位8421BCD码加法器由于⼀位8421BCD数A加⼀位数B有0到18这⼗九种结果。
当A+B<=9时，就直接将第⼀个芯⽚的和输送到第⼆个芯⽚加零，即为最后输出结果。
实验五 加法计数器的设计
实验五、加法计数器的设计一、实验目的1、掌握计数器的设计与使用；2、掌握时序电路的设计、仿真和硬件测试；3、进一步熟悉VHDL设计技术；二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验要求1、带有使能端,有异步清零,同步置数的模为10进制加法计数器2、在功能允许的情况下，可自由发挥；四、参考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,CLRN,ENA,LDN : IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );END CNT 10;ARCHITECTURE behav OF CNT10 ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0):=“0000”;BEGINPROCESS(CLK, CLRN, ENA,LDN)BEGINIF CLRN = ‘0' THEN CQI<= (OTHERS =>'0') ;ELSIF CLK'EVENT AND CLK='1' THENIF LDN=‘0’ THEN CQ I<=D; ELSEIF ENA = '1' THENIF CQI < 9 THEN CQI <= CQI + 1;ELSE CQI <= (OTHERS =>'0');END IF;END IF;END IF;END IF;Q <= CQI; --将计数值向端口输出END PROCESS;COUT<=CQI(0) AND CQI(3);PROCESS( A ) –-译码电路BEGINCASE A ISWHEN 0 => SG <= "0111111"; WHEN 1 => SG <= "0000110";WHEN 2 => SG <= "1011011"; WHEN 3 => SG <= "1001111";WHEN 4 => SG <= "1100110"; WHEN 5 => SG <= "1101101";WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";WHEN 10 => SG <= "1110111"; WHEN 11 => SG <= "1111100";WHEN 12 => SG <= "0111001"; WHEN 13 => SG <= "1011110";WHEN 14 => SG <= "1111001"; WHEN 15 => SG <= "1110001";WHEN OTHERS => NULL ;END CASE ;END PROCESS P3;END behav;七、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。
加法计数器的设计实验报告
EDA实验报告书ELSECOUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;仿真波形图问题讨论1.设计一个60进制的加法计数器，具体要求与本实验中的24进制计数器相同。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JINZHI60 ISPORT(CLK,RD,EN:IN STD_LOGIC;CQ,CP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END JINZHI60 ;ARCHITECTURE BBQ OF JINZHI60 ISSIGNAL CS,CG: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,RD,EN)BEGINIF RD='1' THEN CG<="0000"; CS<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (CS="0101" AND CG="1001") THENCG<="0000";CS<="0000";ELSIF CG="1001" THEN CG<="0000";CS<=CS+1;ELSE CG<=CG+1;END IF;END IF;END IF;IF (CS="0101" AND CG="1001") THEN COUT<='1';ELSE COUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;2.利用60进制及24进制计数器设计简易数字钟。
十进制加法计数器课程设计
实验十九 计数、译码、显示电路一、实验目的1、掌握中规模集成计数器74LS90的逻辑功能。
2、学习使用74LS48、BCD译码器和共阴极七段显示器。
3、熟悉用示波器测试计数器输出波形的方法。
二、 实验原理计数、译码、显示电路是由计数器、译码器和显示器三部分电路组成的，下面分别加以介绍。
1、计数器：计数器是一种中规模集成电路，其种类有很多。
如果按各触发器翻转的次序分类，计数器可分为同步计数器和异步计数器两种；如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种；如果按计数器进位规律可分为二进制计数器、十进制计数器、可编程N进制计数器等多种产品。
常用计数器均有典型产品，不须自己设计，只要合理选用即可。
本实验选用74LS90二—五进制计数器，其功能如下表所示。
6263（1） R 0(1)和R 0(2)为直接复位端，R 9(1)和R 9(2)为直接置位端，可以预置数字“9”（Q D = Q A = 1，Q B = Q C = 0）。
（2） A 为二分频计数器的输入，Q A 的输出频率为CP A 的1/2。
B 为五进制计数器的输入，把Q A 输出作为五进制计数器B 的输入，即构成8421BCD 码十进制计数器。
2、 译码器：这里所说的译码器是将二进制数译成十进制数的器件。
我们选用的74LS48是BCD 码七段译码器兼驱动器。
其外引线排列图和功能表如下所示。
1234567891011121314GNDVCC 74LS48B1615CLTBI/RBORBIDAgabcdef十进制数 或功能输 入LT RBI D C B A 0123H H H H H X X X L L L L L L L H L L H L L L H H BI/RBO H H H H 输 出a b c d e f g H H H H H H L L H H L L L L H H L H H L H H H H H L L H 字 型注4567H H H H X X X X L H L L L H L H L H H L L H H H H H H H L H H L L H H H L H H L H H L L H H H H H H H H L L L L H H H X X X H L L L H L L H H L H L H H H H H H H H H H H H H L L H H L L L H H L H L L H H L L H 891011H X H L H H H H H H X X X H H L L H H L H H H H L H H H L H L L L H H H L L H L H H L L L H H H H L L L L L L L 12131415H X H H H H H 1BI RBI LTX H LX XL X X X X X X X XL L L L L L HL L L L L L L L L L L L L L H H H H H H H2 34（1） 要求输出数字0～15时，“灭灯输入”（BI ）必须开路或保持高电平。
加法计数器电路设计
加法计数器电路设计需要考虑多个因素，包括输入信号、计数器状态、计数规则等。
以下是一个简单的加法计数器电路设计的步骤：
1. 确定计数器的位数：根据需要计数的最大值和最小值，确定计数器的位数。
例如，如果要计数的范围是0到99，则可以选择一个3位的二进制计数器。
2. 确定计数器的状态：根据确定的位数，确定计数器的所有可能状态。
例如，对于一个3位的二进制计数器，有8个可能的状态：000、001、010、011、100、101、110、111。
3. 确定计数规则：根据计数器的状态和输入信号，确定计数器的计数规则。
例如，对于一个3位的二进制加法计数器，可以采用逢十进一的规则，即当计数器的值达到最大值（111）时，下一个输入信号会使计数器的值回绕到最小值（000）。
4. 设计电路：根据上述步骤，设计加法计数器电路。
可以采用门电路、触发器等电子元件来构成加法计数器。
在设计过程中，需要考虑电路的稳定性和可靠性，以及尽量减小功耗和减小体积等问题。
5. 仿真和测试：使用仿真软件对设计的加法计数器电路进行仿真和测试，以确保其功能正确性和性能可靠性。
总之，加法计数器电路设计需要综合考虑多个因素，并采用合适的电子元件和设计方法来实现。
数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器
长沙学院课程设计说明书题目同步五进制加法计数器系(部) 电子与通信工程专业(班级) 电气工程及其自动化姓名黄明发学号***********指导教师瞿瞾起止日期 5.21-5.25数字电子技术课程设计任务书(5)系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌长沙学院课程设计鉴定表目录课程设计的目的 (4)课程设计内容及要求 (4)课程设计原理 (4)课程设计方案步骤 (4)建立状态图 (5)建立状态表 (5)状态图化简、分配，建立卡诺图 (5)确定状态方程以及激励方程 (5)绘制逻辑图，检查自启动能力 (6)绘制逻辑电路图并仿真 (6)观察时序电路逻辑分析仪，调节频率 (6)课程设计的思考与疑问 (7)课程设计总结 (8)参考文献 (8)其主要目的是通过本课程，培养、启发学生的创造性思维，进一步理解数字系统的概念，掌握小型数字系统的设计方法，掌握小型数字系统的组装和调试技术，掌握查阅有关资料的技能。
课程设计内容及要求设计一个小型数字电子系统——同步五进制加法计数器电路。
试用触发器设计一个同步五进制加法计数器。
应检查是否具有自启动能力。
设置一个复位按钮和一个启动按钮。
采用数码管显示计数器的数值。
课程设计原理计数器对时钟脉冲进行计数，每来一次上升沿时钟脉冲，计数器状态改变一次，每五个时钟脉冲完成一个计数周期。
原理图如A-1示，信号源同时接入三个D 触发器（74LS74N ）的，开关键1J 作为启动按钮和暂停按钮，开关键3J 则作为复位键，即数据清零按钮。
各驱动点210D D D 由三个D 触发器输出端Q 的组合驱动。
nnQ Q 10驱动触发器D0，nnQ Q 10 驱动触发器D1，01Q Q 则驱动触发器D2。
三个触发器的输出端都连接到数码管的接口上，信号源截一开关启动，PR 端接一双键开关用来复位清零。
同步五进制加法计数器图A-1建立状态表无进制计数器共有5个状态，需要3个触发器构成，按照状态图，写出加法计数器的状态表，如图加法计数器状态表A-3状态图化简、分配，建立卡诺图D2的卡诺图B-3确定状态方程以及激励方程nn Q Q D 100==1+n Q …………………………①)(101nnQ Q D ⊕==11+n Q ……………………②nn Q Q D 012==12+n Q …………………………③绘制逻辑图，检查自启动能力三个触发器有823=种情况，那么检验5、6、7是否能进入自启动的循环状态图中，将5、6、7的BCD 码带入激励方程中，看能否进入循环圈内，分析如下：5——101 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 6——110 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 7——111代入方程Q0=0Q1=0Q2=1那么上升沿脉冲后为 100由此可知，此计数器具有自启动功能，所以可以绘制逻辑电路图了；若是，代入激励方程后，不能进入循环状态图中，那么就得改变卡诺图中，取任意状态的5、6、7的状态值，重新书写激励方程，知道能够自启动为止。
数电模电课程设计--六进制同步加法计数器
数电模电课程设计--六进制同步加法计数器目录1 数字电子设计部分......................................... 错误!未定义书签。
1.1六进制同步加法计数器1.1.1课程设计的目的1.1.2设计的总体框图1.1.3设计过程1.1.4设计的逻辑电路图1.1.5设计的电路原理图1.1.6实验仪器1.1.7实验结论（分析实验中出现的故障及产生的原因1.1.6实验仪器1.1.7实验结论（分析实验中出现的故障及产生的原因1.2串型数据检测器1.2.1课程设计的目的1.2.2设计的总体框图1.2.3设计过程1.2.4设计的逻辑电路图1.2.5设计的电路原理图1.2.6实验仪器1.2.7实验结论（分析实验中出现的故障及产生的原因）1.3参考文献2 模拟电子设计部分......................................... 错误!未定义书签。
2.1 课程设计的目的与作用............................. 错误!未定义书签。
2.1.1课程设计 ................................ 错误!未定义书签。
2.2 设计任务、及所用multisim软件环境介绍............ 错误!未定义书签。
2.3 电路模型的建立................................... 错误!未定义书签。
2.4 理论分析及计算................................... 错误!未定义书签。
2.5 仿真结果分析..................................... 错误!未定义书签。
2.6 设计总结和体会................................... 错误!未定义书签。
2.7 参考文献......................................... 错误!未定义书签。
电工课程设计 加法计数器
电子技术课程设计院系：汽车学院班级：汽车运用工程学号：2202070332指导老师：李民姓名：文雨佳四位二进制加法器一技术要求:（1）四位二进制加数与被加数输入（2）二位数码管显示二摘要：此设计的是简单的四位二进制加法器，在计算机中，其加、减、乘、除运算都是分解成加法运算进行的。
此次设计选择超前进位二进制并行加法器T693，在译码器上选择五输入八输出的译码器，要用二位数码管显示，需要采用七段显示译码器。
本次设计采用的是共阴极数码管所以选择74ls248（74ls48）译码器三总体设计方案论证与选择：设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位二进制并行加法器。
加法器选择：超前进位二进制并行加法器设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。
则和si=ai i i+ ibi i+ i ici+aibici (1)进位ci＋1=aibi+aici+bici (2)令gi=aibi，(3)pi=ai+bi, (4)则ci＋1= gi+pici (5)只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0 (6) 随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
一旦进位（c1~cn-1）算出以后，和也就可由（1）式得出。
三位二进制加法计数器课设
三位二进制加法计数器课设一、引言在数字电路课程中，三位二进制加法计数器是一个非常重要的实验，它可以让学生深入理解数字电路的基本原理和设计方法。
本文将详细介绍三位二进制加法计数器的设计过程和实验步骤。
二、设计过程1. 确定计数器的功能三位二进制加法计数器可以实现从000到111的循环计数。
当计数器达到111时，它会自动从000重新开始计数。
我们需要设计一个能够实现这个功能的电路。
2. 设计逻辑电路为了实现三位二进制加法计数器的功能，我们需要使用多种逻辑门来构建电路。
我们需要使用三个D触发器来存储当前的计数值。
每个D 触发器有两个输入端口：D和CLK。
当CLK信号为高电平时，D触发器会将输入信号D存储在内部，并输出一个相应的输出信号Q。
接下来，我们需要使用三个全加器来执行二进制加法运算。
全加器有三个输入端口：A、B和Cin（进位信号）。
它们分别代表两个要相加的二进制数字和上一次运算中产生的进位信号。
全加器还有两个输出端口：S（和）和Cout（进位信号）。
S输出代表两个二进制数相加的结果，而Cout输出代表本次运算是否产生了进位信号。
我们需要使用三个AND门来判断计数器是否达到了最大值。
当三个D触发器的输出都为1时，AND门会输出一个高电平信号，表示计数器已经达到了最大值，需要重新开始计数。
3. 组装电路根据上述设计逻辑，我们可以开始组装三位二进制加法计数器的电路。
将三个D触发器连接到CLK信号源和全加器的输入端口。
然后将全加器连接起来，并将它们的输出端口连接到D触发器的D端口。
接下来，将三个AND门连接到D触发器的输出端口，并将它们的输出端口连接到全加器的Cin端口。
将每个D触发器的CLR（清零）端口连接到一个复位开关上。
4. 测试电路在完成电路组装之后，我们需要对其进行测试以确保其正常工作。
在没有任何输入时按下复位开关。
这会将所有D触发器设置为0，并清除所有全加器中的进位信号。
接下来，我们可以按下计数按钮或者手动改变输入信号来测试电路。
四位二进制加法计数器课程设计
图3-6芯片型号选择
（5）点击Next，系统显示如图3-7，提示是否需要其他EDA工具，这里不选任何其他工具；
（6）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图3-8，在窗口左侧显示出设备型号和该工程的基本信息等。
2.求时钟方程、状态方程
（1）求时钟方程
采用同步方案，故取CP0=CP1=CP2=CP3=CP
CP是整个要设计的时序电路的输入时钟脉冲
（2）求状态方程
由图2所示状态转换图可直接画出如图3-20所示的电路次Q3n+1Q2n+1Q1n+1Q0n+1的卡诺图，再分解开便可以得到如图3-21所示的各触发器的卡诺图。
end zs_2;
ARCHITECTURE Behavioral OF zs_2 IS
SIGNAL
count:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(cp,r)
BEGIN
if r='0'then count<="0000";
elsiF cp'EVENT AND cp='1'THEN
（3）在Multisim环境中仿真实现四位二进制加计数器(缺0010 0011 1101
1110)的建立，并通过虚拟仪器验证其正确性。
二课设题目实现框图
在本课程设计中，四位二进制加计数用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了0010 0011 1101 1110四个状态，这在状态转换图中可以清晰地显示出来。
图3-11存盘
加法计数器实验报告
一、实验目的1. 理解加法计数器的基本原理和结构。
2. 掌握加法计数器的逻辑设计方法。
3. 学会使用数字电路实验箱进行实验，验证加法计数器的功能。
二、实验原理加法计数器是一种能够实现二进制数加法运算的数字电路。
它主要由触发器组成，通过触发器的翻转来实现计数功能。
加法计数器通常分为同步加法计数器和异步加法计数器两种类型。
本实验以同步加法计数器为例，介绍其原理和设计方法。
三、实验器材1. 数字电路实验箱2. 数字万用表3. 74LS163加法计数器芯片4. 逻辑电平转换芯片5. 电源6. 连接线四、实验步骤1. 电路搭建- 将74LS163加法计数器芯片插入实验箱。
- 按照电路图连接电源、时钟信号、清零信号、进位信号和输出端。
- 使用逻辑电平转换芯片将逻辑电平转换为TTL电平。
2. 功能测试- 给加法计数器施加时钟信号，观察计数器的输出端。
- 使用数字万用表测量计数器的输出电平，验证计数器是否正常工作。
- 对计数器施加清零信号，观察计数器是否能够回到初始状态。
3. 进位测试- 将进位信号设置为高电平，观察计数器是否能够正确进位。
- 使用数字万用表测量计数器的输出电平，验证计数器的进位功能。
4. 逻辑功能验证- 通过观察计数器的输出端，验证计数器的逻辑功能是否正确。
- 使用逻辑分析仪观察计数器的波形，进一步验证计数器的逻辑功能。
五、实验结果与分析1. 电路搭建- 成功搭建了加法计数器的电路，连接了电源、时钟信号、清零信号、进位信号和输出端。
2. 功能测试- 给加法计数器施加时钟信号，观察计数器的输出端，发现计数器能够正常工作，输出端依次输出0、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15，符合预期。
3. 进位测试- 将进位信号设置为高电平，观察计数器是否能够正确进位，发现计数器能够正确进位，输出端依次输出16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31，符合预期。
电工计数器课程设计
电工计数器课程设计一、课程目标知识目标：1. 学生能理解电工计数器的基本原理与结构；2. 学生掌握电工计数器的分类、功能及使用方法；3. 学生了解电工计数器在电路中的应用及作用。
技能目标：1. 学生能够正确使用电工计数器进行简单的计数操作；2. 学生能够分析并解决电工计数器在使用过程中遇到的问题；3. 学生能够运用电工计数器进行简单的电路测量和故障诊断。
情感态度价值观目标：1. 学生通过学习电工计数器，培养对电工电子技术的兴趣和热情；2. 学生在学习过程中，培养动手实践、团队协作和解决问题的能力；3. 学生能够认识到电工计数器在日常生活和工业生产中的重要性，增强学以致用的意识。
课程性质：本课程为实践性较强的课程，要求学生在理论学习的基础上，动手实践，提高实际操作能力。
学生特点：本年级学生已具备一定的电工电子基础知识，具有较强的学习兴趣和动手能力，但需进一步培养实际操作技能。
教学要求：结合学生特点和课程性质，注重理论与实践相结合，强调实际操作能力的培养。
将课程目标分解为具体的学习成果，以便在教学过程中进行有效评估和指导。
二、教学内容1. 电工计数器基本原理：介绍计数器的工作原理、计数方式及常见类型；- 教材章节：第一章第二节《计数器原理与分类》2. 电工计数器结构与功能：分析计数器的结构组成、功能特点及使用方法；- 教材章节：第一章第三节《计数器结构与功能》3. 电工计数器应用实例：通过实例讲解计数器在电路中的应用及作用；- 教材章节：第二章第一节《计数器在电路中的应用》4. 电工计数器操作与维护：讲解计数器的操作步骤、维护保养及故障排除；- 教材章节：第二章第二节《计数器操作与维护》5. 实践操作：设置实践环节，让学生动手操作电工计数器，进行简单计数和电路测量；- 教材章节：第三章《实践操作与技能训练》教学内容安排与进度：第一课时：电工计数器基本原理与分类；第二课时：电工计数器结构与功能；第三课时：电工计数器应用实例；第四课时：电工计数器操作与维护；第五课时：实践操作与总结。
数电课程设计-一位加法器
一、课程设计的目的课程设计是某门课程的总结性教学环节，是培养学生综合运用本门课程及有关先修课程的基本知识去解决某一实际问题的基本训练，加深对该课程知识的理解。
根据课堂讲授内容，学生做相应的自主练习，消化课堂所讲解的内容。
在整个教学计划中,它起着培养学生独立工作能力的重要作用。
通过本课程设计, 主要训练和培养学生的以下能力:1.查阅资料：搜集与本设计有关部门的资料(包括从已发表的文献中和从生产现场中搜集)的能力；2.方案的选择：树立既考虑技术上的先进性与可行性,又考虑经济上的合理性,并注意提高分析和解决实际问题的能力；3.迅速准确的进行工程计算的能力,计算机应用能力；4.用简洁的文字,清晰的图表来表达自己设计思想的能力。
二.课程设计的题目描述与要求题目:一位加法器要求：（1）利用基本逻辑门电路和编码器，译码器及计数器完成电路（2）用LED管显示三.课程设计报告内容1.设计方案的选定与说明我们要设计一个两个十进制数加法器(含进位位)，其中十进制数编码为8421码。
该系统共有九个输入(两个十进制数编码，一个进位输入)以及五个输出(十进制数和，一个进位输出)。
与其设计一个九输入系统，不如将其分解为几个小系统，使用我们已经设计好的4位二进制加法器(或使用实现4位二进制加法的芯片)。
假设未用到的输入不会出现。
2.论述方案的各部分工作原理（1）显示译码器：发光二极管构成的七段显示器有两种，共阴极和共阳极电路，共阴极电路中，七个发光二极管的阴极连在一起接低电平，需要某一段发光，就将相应二极管的阳极接高电平。
共阳极显示器的驱动则刚好相反，七段LED数码管的原理图如图1所示，具有4个输入端，7个输出端。
图 2为共阳共阴极接法。
其功能表见表1，表2。
图 1(a)共阳极接法（b）共阴极接法图 2表1表2（2）74LS83:根据四位全加器74LS83的功能,以及BCD码和余三码的定义，实现BCD码转换成余三码。
如图3所示。
EDA课程设计---十进制加法计数器
课程设计说明书题目：十进制加法计数器学院（系）：电气工程学院年级专业：学号：学生姓名：**课程设计（论文）任务书院（系）：电气工程学院基层教学单位：电子实验中心说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。
年月日目录第1章摘要 (4)第2章十进制加法器设计说明 (5)2.1 设计思路 (5)2.2 流程图 (5)2.3 模块介绍 (6)2.4 真值表 (6)第3章原理图分析 (11)3.1 整体原理图 (11)3.2 输入转换部分设计 (12)3.3 蜂鸣器部分 (12)3.4 加法器部分 (13)3.5 B-BCD（二进制转换为BCD码） (13)3.6 动态数码管部分 (14)第4章波形仿真图及结果分析 (16)第5章管脚锁定及硬件连线 (21)第6章总结 (22)参考文献 (23)**评审意见表 (24)摘要十进制加法器可由BCD码(二－十进制码)来设计,它可以在二进制加法器的基础上加上适当的“校正”逻辑来实现,该校正逻辑可将二进制的“和”改变成所要求的十进制格式。
n位BCD码行波式进位加法器由n级组成,每一级将一对4位的BCD数字相加,并通过一位进位线与其相邻级连接。
在十进制运算时,当相加二数之和大于9时,便产生进位。
用BCD码完成十进制数运算时,当和数大于9时,必须对和数进行加6修正，由加法器和比较器完成功能的实现。
加法器的加数和被加数若大9则蜂鸣器警报5秒，数码管显示为0，由比较器和计数器控制。
动态数码管由计数器、数据选择器、译码器完成显示功能。
关键词：十进制加法器、动态数码管显示、蜂鸣器警报第二章十进制加法器设计说明2.1 设计思路根据项目要求设计的十进制加法器有两个输入，及加数和被加数，分别是用四个拨码开关表示的四位二进制数，即输入的范围为0到15；有一个输出，即两个加数相加的结果。
加数、被加数和结果都需要显示在动态数码管上，并且，加数或被加数若大于9，则蜂鸣器报警5秒钟，且显示为0.根据要求，设计加数和被加数的合法范围为0到9，故当输入的加数大于9的时候需要将其统一变换成0。
数电课设加法运算器
加法预算电路1设计任务描述1.1设计题目：加法运算电路1.2设计要求1.2.1设计目的：(1) 掌握加法运算电路的构成、原理与设计方法(2) 熟悉集成电路的使用方法。
1.2.2基本要求(1) 设计被加数寄存器A和加数寄存器B单元;(2) 设计全加器工作单元；(3) 能进行四位二进制数的加法运算电路。
1.2.3发挥部分(1) 用数码管以十进制形式显示最后运算结果；(2) 考虑有进位的显示情况。
(3) 能进行四位二进制数的减法运算电路。
沈阳工程学院课程设计2设计思路首先，要有加数和被加数或减数和被减数的输入，这样我们需要4个寄存器运用双掷开关控制高低电平来输入数据。
然后需要运用一个非门使加法部分和减法部分输入不同的CP信号来控制加减法的不同步骤操作。
之后就是加减法的实现。
加法运算的实现：输入数据后会有2个二进制数输入，我们让数据经过加法器，加数和输出，但可能有进位，所以我们需要和数据通过加6补偿器来消除进制。
加数和进过几个加6补偿后，和会输出来送给一个译码器，再用一个数码管来显示字型，但这当中有可能和是一个大于9的数,数码显示管不能显示.因此,我们需要一个比较器用来比较和与9的大小,如果是小于9 的数则直接显示其译码；如果比较结果显示和是一个大于9的数,则我们需要一个电路来调节和使其变成一个小于等于9的数可以用数码管显示.我们可以考虑用加6补偿的方法来得到一个小于等于9的数，但要注意这时多引进一个进位•但是这时又引进一个新的问题：到底需要几个加6补偿电路？我们知道两个最大的4位二进制数相加，转换成十进制数就是15加上15,和为30.我们就可以知道最大有3个进位,也就是需要3个加6补偿电路.其次, 我们需要检测进位信号，是否有进位信号，有则有几个，可以用什么来显示.我们可以考虑多种方法.上文我们知道最多有3个进位信号，因此，可以相当于两个数相加，再来一个来自低位的进位，则可以用一个全加器来检测进位信号；或者是用一个计数器，把进位信号相当于CP信号,用计数器来累计有几个进位信号；再就是可以用译码器来使电路输出进位信号. 然后运用数码管来显示进位信号。
电子技术课程设计-十六进制加法计数器
《通信工程专业电子技术》课程设计报告专业：通信工程班级：0802 班姓名：彭孟秋指导教师：黄彩云二零一零年六月二十五日目录1、目的及组员 (2)2、课程的任务与要求 (2)3、课程设计题目及步骤 (3)4、元器件清单 (12)5、课程设计心得 (13)参考书目 (15)附程序代码 (16)一、目的及组员根据所学模拟电子技术、数字系统与逻辑设计的理论，对模拟电子线路、数字电子线路以及模拟与数字综合电子线路进行设计、安装与调试。
通过电子技术课程设计的综合训练，培养学生独立思考、分析问题、解决问题的能力，培养工程实践能力、创新能力和综合设计能力。
组长：宋钰组员：彭孟秋、陈言、潘文斌、杨昌赋二、课程的任务与要求1.任务课程设计的任务是让学生设计、组装并调试一个简单的电子电路装置。
需要学生综合运用“电子技术”课程的知识，通过调查研究、查阅资料、方案论证与选定；设计和选取电路及元器件；组装和调试电路，测试指标及分析讨论，完成设计任务。
课程设计不能停留在理论设计和书面答案上，需要运用实验检测手段，使理论设计逐步完善，做出达到指标要求的实际电路。
通过这种综合训练，学生可以掌握电路设计的基本方法，提高动手组织实验的基本技能，培养分析解决电路问题的实际本领。
2.要求从课程设计的任务出发,应当通过设计工作的各个环节,达到以下教学要求: （1）巩固和加深学生对电子电路基本知识的理解，提高他们综合运用本课程所学知识的能力。
（2）培养学生根据课题需要选学参考书籍,查阅手册、图表和文献资料的自学能力。
通过独立思考，深入钻研有关问题，学会自己分析并解决问题的方法。
（3）通过电路方案的分析、论证和比较，设计计算和选取元器件，电路组装、调试和检测等环节，初步掌握简单实用电路的分析方法和工程设计方法。
（4）掌握常用的仪器、设备的正确使用方法，学会简单电路的实验调试和整机指标的测试方法，提高学生的动手能力和从事电子电路实验的基本技能。
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电子技术
课程设计
院系：汽车学院
班级：汽车运用工程
学号：2202070332
指导老师：李民
姓名：文雨佳
四位二进制加法器
一技术要求:
（1）四位二进制加数与被加数输入
（2）二位数码管显示
二摘要：
此设计的是简单的四位二进制加法器，在计算机中，其加、减、乘、除运算都是分解成加法运算进行的。
此次设计选择超前进位二进制并行加法器T693，在译码器上选择五输入八输出的译码器，要用二位数码管显示，需要采用七段显示译码器。
本次设计采用的是共阴极数码管所以选择74ls248（74ls48）译码器三总体设计方案论证与选择：
设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位二进制并行加法器。
加法器选择：超前进位二进制并行加法器
设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位
的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。
则和si=ai i i+ ibi i+ i ici+aibici (1)
进位ci＋1=aibi+aici+bici (2)
令gi=aibi，(3)
pi=ai+bi, (4)
则ci＋1= gi+pici (5)
只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到
ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0 (6) 随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
一旦进位（c1~cn-1）算出以后，和也就可由（1）式得出。
使用上述公式来并行产生所有进位的加法器就是超前进位加法器。
产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。
与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。
四设计方案的原理框图、总体电路图、接线图及说明
总体原理图
总体接线图
五单元电路设计、主要元器件选择与电路参数计算（1）加法器
本次设计采用的是四位二进制超前并行加法器，选用的是T693型号
T693逻辑符号
T693主要参数:
A4、A3、A2、A1二进制被加数；B4、B3、B2、B1二进制加数；F4、F3、F2、F1相加产生的和数；C0来自低位的进位输入；FC4向高位的进位输出。
T693说明：
有两组数据输入端A1、A2、A3、A4,B1、B2、B3、B4和进位信号输入端C0，求和信号、进位信号分别由B4、B3、B2、B1及C1输出，图中输入端A1、A2、A3、A4分别接一逻辑开关，输入端B4、B3、B2、B1分别另接4个逻辑开关。
C0接一逻辑开关。
（2）译码器设计
十进制数
输入输出
C1 4 S3 S2 S1 Y4 Y3 Y2 Y1 X4 X3 X2 X1
0 1 2 3 4 5 6 7 8 9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30 0
1
1
1
1
1
1
1
1
1
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1
1
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七段显示译码器
74LS48 是BCD 码到七段码的显示译码器，它可以直接驱动共阴极数码管。
它的管脚图如图
图 74LS48的引脚排列
它的功能表为：
74LS248（48）共阴极接法：图中ABCD 是8421BCD 码的输入信号，a 、b 、c 、d 、e 、f 、g 是七段显示译码输出信号，LT ，RBI ，BI 为控制端，灯测试输出端LT ：当LT=0，BI=1时无论A B C D 为何种状态，a 、b 、c 、d 、e 、f 、g 状态均为1，数码管七段全亮，显示“8”字形，用以检查七段显示器是否正常工作。
灭零输入端RBI ：当RBI=0时，且LI=1，BI=0时，若A B C D 的状态均为0，则所有光段均灭。
在数字显示中用以熄灭不必要的0，灭灯输入/灭零输出端BI ：BI=0时，无论LI 、RBI 及数码管输入A 、B 、C 、D 状态如何，输出a 、b 、c 、d 、e 、f 、g 均为0七段全灭，不显示数字，当BI=1时显示译码器正常工作。
数码管：
一个LED 数码管可用来显示一位0~9十进制数和一个小数点。
小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为2~2.5V ，每个发光二极管的点亮电流在5~10mA 。
材料清单：T693集成块一块、中间译码器一个、2个74Ls248集成块、14*510欧的电阻，2个数码管。
六收获与体会：
通过此次课程设计，以及在网上浏览等对电子课上学的知识有了更深的认识，知道了串行并行加法器，了解了译码器的分类，此次课程设计对于我
学习能力有很大提高，这里所说的学习能力包括获取资料的能力、理解前人
思路，等等、除了这些还有利于团队精神的培养，我们互相交流，互相学习，逆境时互相鼓励共度难关，共同完成这项任务。
当然不能仅仅依靠团队，需要自己认真学习，努力思考，这样才能学到更多的东西。
七参考文献：
百度搜索：
/i?ct=503316480&z=0&tn=baiduimagedetail&word=T693%BC%D3%B7 %A8%C6%F7%CD%BC&in=6809&cl=2&cm=1&sc=0&lm=-1&pn=0&rn=1&di=407151892&l n=1&fr=
/hust/html/kjys/shuzi/szljjy7-1-1.htm
http://202.201.48.18/jpkc/2006/szdzjs/shijian/shiyan4.htm
/newjpkt/kejian/07szljdl/xinshiyanshu/3.doc
《电子技术》李春茂主编科学技术文献出版社
《数字逻辑（第三版）》数字逻辑（第三版）欧阳星明主编华中科技大学出版社
《数字电路》北方交通大学池淑清主编
《数字逻辑电路》中国科技大学出版社皇甫正贤主编。