现代计算机组成原理(潘松,潘明编著)思维导图
《现代计算机组成原理》课件第6章
现代计算机组成原理潘明潘松编著科学出版社第6 章16位CISC CPU设计6.1 顶层系统设计6.1.1 16位CPU的组成结构图6-1 16位CPU结构框图6.1 顶层系统设计6.1.2指令系统设计1．指令格式（1）单字指令表6-1 单字节指令格式6.1 顶层系统设计（2）双字指令表6-2 双字指令格式表6-3 双字节指令2．指令操作码表6-4 操作码功能表6.1 顶层系统设计6.1.2指令系统设计6.1 顶层系统设计6.1.2指令系统设计2．指令操作码表6-5 常用指令举例6.1 顶层系统设计6.1.3 顶层结构的VHDL设计1. CPU元件的VHDL描述【例6-1】CPU_LIB.VHDlibrary IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;package cpu_lib istype t_shift is (shftpass,shl,shr,rotl,rotr);subtype t_alu is unsigned(3downto0);（接下页）6.1 顶层系统设计6.1.3 顶层结构的VHDL设计1. CPU元件的VHDL描述constant alupass : unsigned(3downto 0) := "0000";constant andOp : unsigned(3downto 0) := "0001";constant orOp : unsigned(3downto 0) := "0010";constant notOp : unsigned(3downto 0) := "0011";constant xorOp : unsigned(3downto 0) := "0100";constant plus : unsigned(3downto 0) := "0101";constant alusub : unsigned(3downto 0) := "0110";constant inc : unsigned(3downto 0) := "0111";constant dec : unsigned(3downto 0) := "1000";constant zero : unsigned(3downto 0) := "1001";type t_comp is (eq,neq,gt,gte,lt,lte);subtype t_reg is std_logic_vector(2downto 0);type state is (reset1, reset2, reset3, reset4, reset5,reset6, execute,nop, load, store, move,load2, load3, load4, store2, store3,store4, move2, move3, move4,incPc, incPc2,incPc3, incPc4, incPc5, incPc6,loadPc,loadPc2,loadPc3, loadPc4, bgtI2, bgtI3,bgtI4, bgtI5, bgtI6, bgtI7,bgtI8, bgtI9,bgtI10, braI2, braI3, braI4, braI5, braI6,loadI2,loadI3, loadI4, loadI5, loadI6,inc2, inc3, inc4);subtype bit16 is std_logic_vector(15downto 0);end cpu_lib;6.1 顶层系统设计6.1.3 顶层结构的VHDL设计1. CPU元件的VHDL描述【例6-2】top.vhdlibrary IEEE;use IEEE.std_logic_1164.all;use work.cpu_lib.all;entity top isend top;architecture behave of top iscomponent mem port (addr : in bit16；sel,rw : in std_logic ；ready : out std_logic ；data :inout bit16)；end component;component cpuport(clock, reset, ready : in std_logic ；addr : out bit16;rw,vma : out std_logic ；data :inout bit16)；end component;signal addr, data : bit16 ；signal vma,rw, ready : std_logic ；signal clock, reset : std_logic := '0'；beginclock <= not clock after 50 ns ；reset <= '1', '0' after 100 ns ；m1 :mem port map (addr,vma,rw, ready, data)；u1 :cpu port map(clock, reset, ready,addr,rw,vma,data);end behave;2. 顶层文件的原理图设计6.1 顶层系统设计6.1.3 顶层结构的VHDL设计（接下页）图6-2CPU顶层结构图6.1 顶层系统设计6.1.3 顶层结构的VHDL设计3．CPU与LCD显示模块的接口图6-3 显示模块dsp的实体结构图6.1 顶层系统设计6.1.3 顶层结构的VHDL设计3．CPU与LCD显示模块的接口图6-4 LCD显示屏的数据显示6.1 顶层系统设计6.1.4 软件设计实例表6-6 示例程序6.2.1 运算器ALU6.2 CPU基本部件设计6.2.1 运算器ALU图6-5 运算器ALU 结构图【例6-3】alu.vhd library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use work.cpu_lib.all;entity alu is port( a, b : in bit16;sel : in t_alu; c : out bit16 );end alu;architecture rtl of alu is beginaluproc: process(a, b,sel)begin case sel iswhen alupass=> c<=a after 1 ns; when andOp => c<=a and b after 1 ns;when orOp => c<= a or b after 1 ns; when xorOp => c<= a xor b after 1 ns;when notOp => c<= not a after 1 ns; when plus => c<= a + b after 1 ns;when alusub => c<= a -b after 1 ns;when inc => c<= a + "0000000000000001" after 1 ns;when dec => c<= a -"0000000000000001" after 1 ns;when zero => c<= "0000000000000000" after 1 ns;when others => c<= "0000000000000000" after 1 ns;end case;end process;end rtl;6.2.1 运算器ALU6.2.1 运算器ALUC=00006.2.2 比较器COMP6.2.2 比较器COMP6.2 CPU基本部件设计6.2.2 比较器COMP【例6-4】COMP.VHD library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;use work.cpu_lib.all;entity comp isport( a, b : in bit16；sel : in t_comp ；compout : out std_logic)；end comp;architecture rtl of comp is begincompproc: process(a, b,sel)begin case sel iswhen eq => if a = b then compout <= '1' after 1 ns ；else compout <='0' after 1 ns ；end if ；when neq => if a /= b then compout <= '1' after 1 ns;else compout <= '0' after 1 ns ；end if ；when gt => if a > b then compout <= '1' after 1 ns;else compout <= '0' after 1 ns ；end if ；when gte => if a >= b then compout <= '1'after 1 ns ；else compout <= '0' after 1 ns ；end if;when lt => if a < b then compout <= '1' after 1 ns ；else compout <= '0' after 1 ns ；end if;when lte => if a <= b then compout <= '1' after 1 ns ；else compout <= '0' after 1 ns ；end if;end case ；end process ；end rtl ；6.2.2 比较器COMP6.2 CPU基本部件设计6.2.3 控制器CONTROL图6-9 控制器CONTROL的实体结构图【例6-5】control.vhdlibrary IEEE;use IEEE.std_logic_1164.all;use work.cpu_lib.all;entity control isport( clock，reset ，ready，compout: in std_logic;instrReg: in bit16; progCntrWr，progCntrRd，addrRegWr，addrRegRd，outRegWr，outRegRd: out std_logic;shiftSel: out t_shift;aluSel: out t_alu;compSel: out t_comp;opRegRd，opRegWr，instrWr，regRd，regWr，rw，vma: out std_logic; regSel: out t_reg);end control;architecture rtl of control issignal current_state, next_state : state;beginnxtstateproc: process( current_state,instrReg,compout,ready)beginprogCntrWr<= '0';progCntrRd<= '0';addrRegWr<= '0';outRegWr<= '0'; outRegRd<= '0';shiftSel<=shftpass;aluSel<=alupass;compSel<=eq; opRegRd<= '0';opRegWr<= '0';instrWr<= '0';regSel<= "000";regRd<= '0';regWr<= '0';rw<= '0';vma<= '0';case current_state iswhen reset1=>aluSel<=zero after 1 ns;shiftSel<=shftpass; next_state<=reset2; when reset2 =>aluSel<=zero;shiftSel<=shftpass;outRegWr<='1'; （接下页）next_state<=reset3;when reset3 =>outRegRd<='1'; next_state<=reset4;when reset4 =>outRegRd<='1';addrRegRd<='1';progCntrWr<='1';addrRegWr<='1'; next_state<=reset5;when reset5 =>vma<='1';rw<= '0'; next_state <= reset6;when reset6 =>vma<='1';rw<='0';if ready = '1' then instrWr<='1'; next_state<=execute;else next_state <= reset6; end if;when execute => case instrReg(15downto11) iswhen "00000" => next_state <=incPc;--nopwhen "00001" =>regSel<=instrReg(5downto3);regRd<='1'; next_state<=load2;when "00010" =>regSel<=instrReg(2downto0);regRd<='1';next_state<=store2;--storewhen "00011" =>regSel<=instrReg(5downto3);regRd<='1';aluSel<=alupass;shiftSel<=shftpass; next_state<=move2;when "00100" =>progcntrRd<='1';alusel<=inc;shiftsel<=shftpass;next_state<=loadI2;when "00101" =>progcntrRd<='1';alusel<=inc;shiftsel<=shftpass;next_state<=braI2;when "00110" =>regSel<=instrReg(5downto3);regRd<='1';next_state<=bgtI2;--BranchGTImmwhen "00111" =>regSel<=instrReg(2downto0);regRd<='1';alusel<=inc;（接下页）shiftsel<=shftpass; next_state<=inc2;when others =>next state <=incPc;end case;when load2 =>regSel<=instrReg(5downto3);regRd<= '1';addrregWr<= '1'; next_state <= load3;when load3 =>vma<= '1';rw<= '0'; next_state <= load4;when load4 =>vma<= '1';rw<= '0';regSel<=instrReg(2downto0);regWr<= '1'; next_state <=incPc;when store2 =>regSel<=instrReg(2downto0);regRd<= '1';addrregWr<= '1'; next_state <= store3;when store3 =>regSel<=instrReg(5downto3);regRd<= '1';next_state <= store4;when store4 =>regSel<=instrReg(5downto3);regRd<= '1';vma<= '1';rw<= '1'; next_state <=incPc;when move2 =>regSel<=instrReg(5downto3);regRd<= '1';aluSel<= alupass;shiftsel<=shftpass;outRegWr<= '1'; next_state <= move3;when move3 =>outRegRd<= '1'; next_state <= move4;when move4 =>outRegRd<= '1';regSel<=instrReg(2downto0);regWr<= '1'; next_state <=incPc;when loadI2 =>progcntrRd<= '1';alusel<= inc;shiftsel<=shftpass;outregWr<= '1'; next_state <= loadI3;when loadI3 =>outregRd<= '1'; next_state <= loadI4;when loadI4 =>outregRd<= '1';progcntrWr<='1';addrregWr<='1';next_state<=loadI5;（接下页）when loadI5 =>vma<= '1';rw<= '0'; next_state <= loadI6;when loadI6 =>vma<= '1';rw<= '0';if ready = '1' then regSel<=instrReg(2downto0);regWr<= '1'; next_state <=incPc;else next_state <= loadI6; end if;when braI2 =>progcntrRd<= '1';alusel<= inc;shiftsel<=shftpass; outregWr<= '1'; next_state <= braI3;when braI3 =>outregRd<= '1'; next_state <= braI4;when braI4 =>outregRd<='1';progcntrWr<='1';addrregWr<='1';next_state<=braI5;when braI5 =>vma<='1';rw<='0'; next_state <= braI6;when braI6 =>vma<= '1';rw<= '0';if ready = '1' then progcntrWr<= '1'; next_state <=loadPc;else next_state <= braI6; end if;when bgtI2 =>regSel<=instrReg(5downto3);regRd<= '1';opRegWr<= '1'; next_state <= bgtI3;when bgtI3 =>opRegRd<= '1';regSel<=instrReg(2downto0);regRd<= '1';compsel<=gt; next_state <= bgtI4;when bgtI4 =>opRegRd<= '1' after 1 ns;regSel<=instrReg(2downto0);regRd<= '1';compsel<=gt;if compout= '1' then next_state <= bgtI5;else next_state <=incPc; end if;when bgtI5 =>progcntrRd<='1';alusel<=inc;shiftSel<=shftpass;next_state<=bgtI6;when bgtI6 =>progcntrRd<= '1';alusel<= inc;shiftsel<=shftpass; outregWr<= '1'; next_state <= bgtI7;（接下页）when bgtI7 =>outregRd<= '1'; next_state <= bgtI8;when bgtI8 =>outregRd<= '1';progcntrWr<= '1';addrregWr<= '1'; next_state <= bgtI9;when bgtI9 =>vma<= '1';rw<= '0'; next_state <= bgtI10;when bgtI10 =>vma<= '1';rw<= '0';if ready = '1' then progcntrWr<= '1'; next_state <=loadPc;else next_state <= bgtI10; end if;when inc2 =>regSel<=instrReg(2downto0);regRd<= '1';alusel<= inc; shiftsel<=shftpass;outregWr<= '1'; next_state <= inc3;when inc3 =>outregRd<= '1'; next_state <= inc4;when inc4 =>outregRd<= '1';regsel<=instrReg(2downto0);regWr<= '1'; next_state <=incPc;when loadPc=>progcntrRd<= '1'; next_state <= loadPc2;when loadPc2 =>progcntrRd<= '1';addrRegWr<= '1'; next_state <= loadPc3; when loadPc3 =>vma<= '1';rw<= '0'; next_state <= loadPc4;when loadPc4 =>vma<= '1';rw<= '0';if ready = '1' then instrWr<= '1'; next_state <= execute;else next_state <= loadPc4; end if;when incPc=>progcntrRd<='1';alusel<=inc;shiftsel<=shftpass;next_state<=incPc2;when incPc2 =>progcntrRd<= '1';alusel<= inc;shiftsel<=shftpass; outregWr<= '1'; next_state <= incPc3;when incPc3 =>outregRd<= '1'; next_state <= incPc4;when incPc4 =>outregRd<='1';progcntrWr<='1';（接下页）addrregWr<='1'; next_state<=incPc5;when incPc5 =>vma<= '1';rw<= '0'; next_state <= incPc6; when incPc6 =>vma<= '1';rw<= '0';if ready = '1' then instrWr<= '1'; next_state <= execute; else next_state <= incPc6; end if;when others => next_state <=incPc;end case;end process;controlffProc:process(clock, reset)beginif reset = '1' then current_state <= reset1 after 1 ns;elsif clock'event and clock = '1'then current_state <= next_state after 1 ns; end if;end process;end rtl;6.2.4 寄存器与寄存器阵列6.2 CPU基本部件设计6.2.4 寄存器与寄存器阵列1．寄存器REG【例6-6】reg.vhdlibrary IEEE;use IEEE.std_logic_1164.all;use work.cpu_lib.all;entity reg isport( a : in bit16;clk: in std_logic; q : out bit16);end reg;architecture rtl of reg isbeginregproc: processbeginwait until clk' event and clk= '1';q <= a after 1 ns;end process;end rtl;6.2 CPU基本部件设计2．寄存器阵列RegArray 【例6-7】regarray.vhdlibrary IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use work.cpu_lib.all;entity regarray isport( data : in bit16;sel : in t_reg; en ，clk : in std_logic;q : out bit16);end regarray;architecture rtl of regarray istype t_ram is array (0 to 7) of bit16;signal temp_data : bit16;beginprocess(clk,sel)variable ramdata : t_ram;beginif clk'event and clk = '1' then ramdata(conv_integer(sel)) := data;end if;temp_data <=ramdata(conv_integer(sel)) after 1 ns;end process;process(en, temp_data)beginif en = '1' then q <= temp_data after 1 ns;else q <="ZZZZZZZZZZZZZZZZ" after 1 ns; end if;end process;end rtl;6.2.4 寄存器与寄存器阵列6.2.4 寄存器与寄存器阵列6.2.5 移位寄存器SHIFT【例6-8】sheft.VHDlibrary IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use work.cpu_lib.all;entity shift isport ( a : in bit16;sel: in t_shift ; y : out bit16);end shift;architecture rtl of shift isbeginshftproc: process(a,sel)begincase sel iswhen shftpass=>y <= a after 1 ns;when sftl=>y <= a(14downto0) & '0' after 1 ns;when sftr=>y <= '0' & a(15downto1) after 1 ns;when rotl=>y <= a(14downto0) & a(15) after 1 ns;when rotr=>y <= a(0) & a(15downto1) after 1 ns;when others =>y <= "0000000000000000" after 1 ns;end case;end process;end rtl;6.2 CPU基本部件设计6.2.5 移位寄存器SHIFT表6-12 SHIFT移位运算类型说明6.2.5 移位寄存器SHIFT6.2.5 移位寄存器SHIFT6.2.6 三态寄存器TRIREG6.2 CPU基本部件设计6.2.6 三态寄存器TRIREG 【例6-9】triReg.vhdlibrary IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use work.cpu_lib.all;entity trireg is port( a : in bit16; en ，clk : in std_logic; q : out bit16);end trireg;architecture rtl of trireg issignal val : bit16;begintriregdata: processbeginwait until clk'event and clk = '1';val <= a;end process;trireg3st: process(en,val)beginif en = '1' then q <=val after 1 ns;elsif en = '0' then q <= "ZZZZZZZZZZZZZZZZ" after 1 ns;else q <= "XXXXXXXXXXXXXXXX" after 1 ns; --exemplar_translate_on end if;end process;end rtl;6.3 CPU的时序仿真与实现6.3.1 编辑仿真波形文件1．建立仿真波形VWF文件通过仿真波形分析，可以了解CPU在执行指令过程中，各信号的工作时序是否符合设计要求。
计算机组成原理_第9章_输入输出系统
图9-1 单总线结构
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• 这种连接方法的缺点是：所有设备共享同一总线 这唯一的通信资源；同一时刻不允许多于两台设 备进行通信，所以总线信息吞吐量影响了信息交 换速度，特别是高速大容量存储设备加在单总线 上时，会使总线负荷太重，这对提高系统效率和 充分利用系统不利。为解决这个问题，在主存与 这类设备之间加入DMA总线，如图9-2所示。 • 上面这两种连接方法仍只适用于微、小型机器， 为了解决I/O设备、CPU与主存之间的传送速率差 的问题，在大中型机中将I/O总线和系统总线分开 。
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• 4．实现控制逻辑
– CPU与I/O设备之间的通信控制，是主机通过总 线向接口传送命令信息，接口予以解释，并产 生相应的操作命令发送给设备。接口所连接的 设备及接口本身的有关信息，通过总线回送给 CPU。 – 当采用中断方式控制信息的传送时，则接口中 应有相应的中断逻辑。如中断请求信号的产生 、中断屏蔽、优先级排队、接收中断批准信号 、产生相应的编码等，其中的部分逻辑可集中 在公共接口逻辑中。 – 当采用DMA方式控制信息传送时，接口中应有 相应的DMA逻辑。
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• 5．检错
– I/O接口经常负责检错，随后将错误信息报告给 CPU。一类错误是设备机构和电路故障（例如 ，纸张阻塞、坏磁道）；另一类错误是：当信 息从设备向I/O接口传送时，数据位发生变化。 对于传输中的错误经常用一些检验码进行检测 ，常用的检验方法是奇偶检验。
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图9-2 具有DMA总线的单总线结构
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• （2）双总线结构 • 将I/O总线和系统总线分开形成双总线结构 。这种连接方法使CPU从管理和控制I/O系 统的重担下解放出来，把管理设备的任务 交给通道或IOP（输入输出处理机）。实现 了不同速率的数据传送分开管理，从而提 高系统效率，如图9-3所示：
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6.3.3 乘法运算 6.3.4 除法运算
6.4.2 浮点乘除 法运算
6.4.1 浮点加减 运算
6.4.3 浮点运算 所需的硬件配置
6.5.1 ALU 电路
6.5.2 快速 进位链
第7章 存储器系统及其层次结 构
01
7.1 概 述
02
7.2 半 导体存储 器
04
7.4 辅 助存储器
06
思考题和 习题
成
4.2.2 控制 器的硬件实 现方法
4.3.1 时序系统 4.3.2 控制方式
4.3.3 指令运行 的基本过程
4.3.4 指令的微 操作序列
01
4Байду номын сангаас4.1 微程序控 制的基本 概念
02
4.4.2 微指令编 码法
03
4.4.3 微程序控 制器的组 成和工作 过程
04
4.4.4 微程序入 口地址的 形成
2.1 计算机中的 数制及数的转换
2.2 二进制数的 运算
2.3 计算机中数 和字符的编码
思考题和习题
2.1.1 计算 机中的数制
2.1.2 不同 数制间数的 转换
2.3.2 汉字的编 码
2.3.1 BCD码和 ASCII码
2.3.3 校验码编 码和解码
第3章 总线系统
01
3.1 总 线的概念 和结构形 态
3.3.1 集中 式仲裁
3.3.2 分布 式仲裁
3.4.1 总线 通信控制
3.4.2 总线 的数据传送 模式
3.5.1 PC机 的局部总线
3.5.2 外部 总线
第4章 中央处理器
01
4.1 中 央处理器 的功能和 组成
02
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计算机的定义与发展计算机的定义计算机的发展计算机经历了从机械计算机、电子管计算机、晶体管计算机、集成电路计算机到超大规模集成电路计算机的五个发展阶段。
包括中央处理器、存储器、输入输出设备等，是计算机的物理基础。
硬件系统包括系统软件和应用软件，是计算机的功能基础。
软件系统是计算机处理的对象，包括数字、文字、图像、音频和视频等。
数据计算机系统的组成计算机的工作原理存储程序原理01二进制原理02指令周期原理03数制与编码数制的基本概念奇偶校验编码方式逻辑代数基础逻辑变量与逻辑函数示方法。
逻辑代数的基本公式和定理逻辑运算逻辑门电路基本逻辑门电路介绍与门、或门、非门等基本逻辑门电路的工作原理及实现方法。
复合逻辑门电路讲解与非门、或非门、异或门等复合逻辑门电路的工作原理及实现方法。
逻辑门电路的应用阐述逻辑门电路在组合逻辑电路和时序逻辑电路中的应用。
数值数据的表示定点数表示法浮点数表示法原码、反码和补码非数值数据的表示ASCII码汉字编码Unicode编码数据校验方法奇偶校验通过在数据位后面添加一位校验位，使得整个数据中1的个数为偶数（偶校验）或奇数（奇校验）。
海明校验通过在数据位中插入多个校验位，利用这些校验位来检测和纠正一位或多位的错误。
循环冗余校验（CRC）通过对待发送的数据进行多项式计算，生成一个校验码附加在数据后面，接收方通过同样的多项式计算来验证数据的正确性。
定点数的表示方法定点数的加减运算定点数的乘除运算浮点数的表示方法浮点数的加减运算浮点数的乘除运算对阶、尾数加减、规格化、舍入处理阶码加减、尾数乘除、规格化与舍入处理IEEE 754标准（单精度、双精度）运算器的组成与设计运算器的基本结构运算器的设计原则运算器的实现技术运算器的性能指标01指令格式02寻址方式03指令周期指令格式与寻址方式概述指令的寻址过程与数据传送方式指令的寻址过程数据传送方式数据传送过程立即寻址操作数就在指令中，紧跟在操作码后面，作为指令一部分存放在内存的代码段中，该操作数为立即数，这种寻址方式称为立即寻址方式。
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⒍性能价格比C/S
C是指存储器价格： S是存储器的总容量。
4.1.4存储器系统的层次结构 存储大量数据的传统办法是采用如图4-3所示的层次存储结构。
⑴Cache-M•M层次 ⑵M•M-A•M层次
4.2 半导体存储器
半导体读写存储器简称RWM，也称为RAM。具有体积小、速度 快等到优点，按不同 的工艺半导体RAM分为双极型和MOS型 RAM两大类，主要介绍MOS型RAM。
4.2.1 半导体存储器的分类
1
1.RAM
由于随机存取存储器可读可写， 有时它们又被称为可读写存储器。 随机存取存储器分为三类：静态 RAM、动态RAM和非易失性RAM
4.1.3 存储器的主要性能指标
⒈存储容量S
存储容量：主存所能容纳的二进制信息总量。 对于字编址的计算机以字数与字长的乘积来表示容量。 例：某计算机的容量为64K16，表示它有64K个字，字长为16位。 若用字节表示，则可记为128KB。 1K=210=1024 1M=210K=220=1 048 576 1G= 210M=220K=230=1 073 741 824 1T=210G= 220M=230K=240=1 099 511 627 776
Ⅱ 是存储容量逐渐增大。
寄存器有128个字节就很合适； 高速缓存可以是几MB； 主存储器பைடு நூலகம்几十MB到数千MB之间； 磁盘的容量应该是几GB到几十GB； 磁带和光盘一般脱机存放，其容量只受限于用户的预算。
Ⅲ C/S即存储每位的价格逐渐减小。 主存的价格应该是每兆(M)字节几个美元， 磁盘的价格是每兆(M)字节几个美分， 磁带的价格是每吉(G)字节几个美元或更低一些。
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I/O设备的分类
按数据传输方式可分为字符设备和块设备；按设备 共享属性可分为独占设备和共享设备。
I/O接口与I/O设备的连 接方式
包括并行接口和串行接口，其中并行接口传 输速度快，但传输距离短，而串行接口传输 速度慢，但传输距离长。
I/O控制方式与中断技术
I/O控制方式
包括程序查询方式、中断方式和DMA方式。程序查询方 式需要CPU不断查询I/O设备的状态，效率低下；中断方 式可以在I/O设备准备好数据后主动通知CPU，提高了 CPU的利用率；DMA方式则允许I/O设备与内存直接交 换数据，进一步提高了数据传输效率。
计算机的发展
计算机经历了从电子管、晶体管、集成电路到超大规模集成 电路等多个发展阶段，性能和体积不断得到优化和改进。目 前，计算机已广泛应用于各个领域，成为现代社会不可或缺 的工具。
计算机系统的组成
要点一
硬件系统
计算机硬件是计算机系统的物质基础，包括中央处理器、 内存储器、外存储器、输入设备和输出设备等部分。其中 ，中央处理器是计算机的核心部件，负责解释和执行指令 ；内存储器用于暂时存储数据和程序；外存储器用于长期 保存数据和程序；输入设备用于将数据和信息输入到计算 机中；输出设备则将计算机处理结果以人们能够识别的形 式输出。
人们日常生活中最为熟悉的数制，每一位上的数码都是 0~9之间的数字。
十六进制表示法
在二进制基础上发展起来的一种数制，每一位上的数码由 0-9和A-F（对应十进制中的10-15）组成，常用于表示内 存地址和机器码等信息。
数的定点表示与浮点表示
定点表示法
小数点固定在某一位置的数制表示方 法，包括定点整数和定点小数，适用 于表示范围较小的数值。
总线技术
微处理器系统结构与嵌入式系统设计教学大纲教案
《微处理器系统结构与嵌入式系统设计》教学大纲教案课程英文名称：Microcomputer System Theory and Embedded System Design课程代码：E0130340 学时数：64 学分数：4课程类型：学科基础课程适用学科专业：工学，仪器仪表类、电气类、电子信息类、自动化类、计算机类各专业以及机械类、测绘类、航空航天类、能源动力类、交通运输类、生物医疗工程类各相关专业先修课程：数字逻辑设计及应用，高级语言程序设计，软件技术基础执笔者：编写日期：审核人：一、课程简介本课程是工学电子电气信息工程及相关专业的学科基础课程，与实践类课程《微处理器系统与嵌入式系统综合设计》（课程代码：K0175010）互为配套课程。
本课程在阐述通用微处理器系统的架构、组成及工作原理的基础上，介绍了基于ARM CPU的、现代嵌入式微系统的设计与实现技术。
课程全面涵盖了微处理器、存储器、总线及接口等计算机子系统，重点体现了嵌入式系统/片上系统中硬件电路和软件程序的协同工作原理与设计方法，具体讲述了微处理器中数据通路、控制部件及指令的实现技术、分层存储器设计技术、输入/输出接口控制技术，以及ARM微处理器程序设计技术、异常处理技术，嵌入式系统引导程序设计、接口驱动程序设计及操作系统移植等内容。
This course is a basic subject-centered course in electrical and electronic information engineering and other related specialties. It will be helpful to understand the knowledge of the co-requisite experimental course K0175010 - Microprocessor and Embedded System Laboratory.The architecture, organization and operation principles of general-purpose microprocessor systems will be elaborated, as well as the design and implementation technology for current embedded microsystems based on ARM CPU. The subsystems in a computer, including microprocessor, memories, buses, input/output interfaces and others, will be completely involved. The primary goal of this course is to studying the cooperated relationship between the hardware and software in an embedded system or a System-on-Chip, by discussing in detail on the design method for data path and the controller inside CPU, the implementation technology for hierarchy storage system, the control mode for peripherals, and the program skill for APPs, exception handlers, boot codes, drivers and operating system transplantation, and so on.二、课程目标本课程旨在培养学生深入理解微处理器芯片与嵌入式系统的架构、组成及工作原理，熟练掌握现代嵌入式微系统中硬件电路和软件程序的基本分析、设计与实现方法。
现代计算机组成原理-20页精选文档
输 入 缓 冲 电 路
与 阵 列
或 阵 列
输 出 缓 冲 电 路
输 出
图1-2 基本PLD器件的原理结构图
第1章 概 述
1.3 FPGA器件 1.3.1 FPGA的发展历程
70年代 PROM和PLA器件
20世 纪
70年代末 PAL器件
80年代初 GAL器件 80年代中期 FPGA器件 80年代末 CPLD器件
面向寄存器结构、重视提高流水线的执行效率、 重视优化编译技术。
第1章 概 述
1.8 FPGA在现代计算机领域中的应用
FPGA技术含量正以惊人的速度上升。电子类的新技 术项目的开发更多地依赖于FPGA技术的应用，特别是 随着HDL等硬件描述语言综合工具功能和性能的提高， 计算机中许多重要的元件，包括CPU，都用硬件描述语 言来设计和表达，许多微机CPU，硬核嵌入式系统（如 ARM、MIPS）、软核嵌入式系统（如NiosII），大型 CPU，乃至整个计算机系统都用FPGA来实现 。
第1章 概 述
1.6 Quartus II简介
图形或 HDL编辑
设计 输入
Analysis & Synthesis （分析与综合）
综合或 编译
Filter （适配器）
Assembler （编程文件汇编）
适配器件
Timing Analyzer （时序分析器）
仿真
图1-4 Quartus II设计流程
将电路的高级语言(如行为描述)转换成低级的，可与器 件基本结构相映射的网表文件，或电路连接图。
与软件语言的编译（Compilation）不同，由HDL综 合出的电路结构不是惟一的，并且综合的优化也不是单纯 的或一个方向的。为达到速度、面积（逻辑资源）、性能 的要求，往往需要对综合加以约束，称为综合约束，包括 速度约束、面积约束、性能约束等。