PG-DB两种GPP芯片工艺对比
刮涂法制作GPP二极管芯片工艺技术
刮涂法制作 GPP 二极管芯片工艺技术随着半导体技术的发展，对半导体表面钝化的要求越来越高，作为二极管一种钝化材料，无疑应具备：一是良好的电气性能和可靠性。
包括电阻率、介电强度、离子迁移率等。
材料的引入不应给器件带来副作用；二是良好的化学稳定性。
半导体工艺是用化学试剂开展的工艺，作为器件的钝化材料，应有一定的抗化学腐蚀能力；三是可操作性。
工艺要简单，重复性好，能与器件制造工艺相容，材料的膨胀系数要与硅材料相一致或接近；四是经济性。
可大批量生产，制造成本要低，有市场竞争力，材料和工艺有强大的生命力和开发潜力。
根据上述要求，近年来市场上出现的利用半导体钝化专用玻璃制作玻璃钝化硅二极管（GPP）芯片就是一种较为理想的半导体钝化材料。
目前，使用玻璃钝化硅二极管（GPP）芯片的呼声越来越高，并得到电子行业内人士的普遍认可。
这种GPP芯片工艺为半导体平面工艺、台面工艺和玻璃烧结工艺于一体，是在硅扩散片金属化之前（玻璃钝化工艺温度允许也可之后），使用光刻胶掩膜及刻蚀V 型槽（或机械式划V 型槽）的台面。
然后，在结表面涂敷玻璃粉以便进行台面钝化处理。
玻璃粉料是由某些粘合剂及高纯度的微细玻璃粉混合组成的悬浮液。
将玻璃粉悬浮液按一定的工艺方法涂敷于 V 型槽内，在高温下粘合剂被烧掉，玻璃熔化并在整个结的表面上形成密封保护层。
涂敷玻璃常用的主要有三种方法：医用手术刀法、电泳法和光致抗蚀剂法。
本文重点介绍医用刀片刮涂法制作玻璃钝化二极管芯片工艺。
这种方法是将丁基卡必醇乙酸乙酯和醋酸纤维按一定比例（一般为２％，具体可视膜厚要求定）配制粘合剂，然后加入玻璃粉配制成玻璃乳浆。
操作时只要用医用刀片将玻璃乳浆刮入开好沟道的台面即可。
由于这种方法工艺简单，不需要任何复杂设备，重复也好。
并且能用来制造较厚的玻璃钝化膜，尤其适合于台面型功率器件，如大功率高电压器件和电力电子器件等。
目前大多数半导体功率器件芯片玻璃钝化工艺均采用这种刀片刮涂法。
GPP 制程简介
Non SIPOS
Contact Etch
PR Strip
1st Ni Plating
2nd Photo PG Coating PG Burn off Glass Firing LTO 3rd Photo
Andy Kang
三次黃光
SiO2 PR Glass SIPOS
P+ N N+
SIPOS
Andy Kang
Contact Etch ( 接觸面蝕刻 )
BOE浸泡 純水QDR沖洗 混合酸浸泡 純水QDR沖洗 HF浸泡 純水QDR沖洗 旋乾機旋乾 利用 BOE 蝕刻晶片表面氧化層 利用高純水( >12M )快速沖洗晶片表面前站之殘餘物 利用混合酸去除SIPOS 利用高純水( >12M )快速沖洗晶片表面前站之殘餘物 利用 HF 蝕刻晶片表面氧化層 利用高純水( >12M )快速沖洗晶片表面前站之殘餘物 利用旋乾機將晶片表面之水分帶離 Andy Kang
Andy Kang
BOE 蝕刻
光阻 氧化層
P+ N N+
晶片
Andy Kang
Grid Etch ( 格子蝕刻 )
將 BOE 蝕刻完成之晶片送至格子蝕刻站，並準備 進行格子蝕刻 利用 HF / HNO3 / CH3COOH 之混合酸將裸露出來 之矽進行蝕刻 HF：蝕刻 SiO2 HNO3 ：將矽氧化成SiO2 CH3COOH ：緩衝劑 使蝕刻過程不要太劇烈 控制蝕刻液之溫度及穩定度可提升蝕刻之均勻性
GPP 制程简介
GPP 结构介绍 结构介
GPP之结构一般可分为两种： GPP之结构一般可分为两种： 1.) 单沟 ( SM , Single Moat ) 2.) 双沟 ( DM , Double Moat )
SM
Glass P+ N N+
DM
Glass P+ N N+
GPP Process Flow
Wafer Clean Oxidation 1st Photo BOE Etch Grid Etch PR Strip Oxide Etch RCA Clean SIPOS Dep. 进黄光室 进黄光室
检查 HF浸泡 HF浸泡 纯水QDR冲洗 QDR冲洗 RCA 清洗 纯水QDR冲洗 QDR冲 HF浸泡 HF浸泡 纯水QDR冲洗 QDR冲 甩干机甩干
检查生产流程卡确认料、量、卡是否一致 查生产流程卡确认料、量、卡是否一致 利用 HF 蚀刻晶片表面氧化层 刻晶片表面氧化层 利用高纯 利用高纯水( >12MΩ)快速冲洗晶片表面前站之残余物 >12MΩ 快速冲洗晶片表面前站之残余物 利用 RCA 清洗方法将晶片表面之杂物去除 清洗方法将晶片表面之杂 利用高纯 利用高纯水( >12MΩ)快速冲洗晶片表面前站之残余物 >12MΩ 快速冲洗晶片表面前站之残余物 利用 HF 蚀刻晶片表面氧化层 刻晶片表面氧化层 利用高纯 利用高纯水( >12MΩ)快速沖洗晶片表面前站之残余物 >12MΩ 快速沖洗晶片表面前站之残余物 利用甩干机将晶片表面之水分带离 利用甩干机将晶片表面之水分带离
PG Coating ( 光阻玻璃涂布 ) 光阻玻璃涂布
光阻玻璃 ( PG )： )： 为光阻与玻璃粉以一定之比例调配而成之胶 光阻与玻璃粉以一定之比例调配而成之胶 状溶液
移动芯片大比拼之工艺制程分析
移动芯片大比拼之工艺制程分析在移动通信芯片领域，高通是第一家量产了28nm制程的移动芯片厂商，2013年是28nm制程的普及年，除了联芯和展讯还在使用40nm制程外，其余各家移动通信芯片厂商都不约而同的使用了28nm制程。
目前28nm制程主要有两个工艺方向：HighPerformance(HP，高性能型)和LowPower(LP，低功耗型)。
LP低功耗型是最早量产的，不过它并非Gate-Last工艺，还是传统的SiON(氮氧化硅)介质和多晶硅栅极工艺，优点是成本低，工艺简单，适合对性能要求不高的手机和移动设备。
HP才是真正的HKMG+Gate-Last工艺，又可细分为HP、HPL(LowPower)、HPM(Moblie)三个方向。
HP工艺拥有最好的每瓦性能比，频率可达2GHz以上;HPL的漏电流最低，功耗也更低;HPM主要针对移动领域，频率比HPL更高，功耗也略大一些。
而世界前几大专业集成电路制造服务公司，包括TSMC、GF、Samsung 和Intel，为各芯片厂商提供芯片制造支撑的同时，暗地里也展开了一场角逐。
Intel一直是以技术领先为导向的，虽然自己的CPU在移动通信领域不太受欢迎，但其最先使用HKMG+Gate-Last工艺，又最先量产3D晶体管，其制程领先对手可以按代来计算，目前移动通信领域与Intel展开合作的公司不是太多。
TSMC受到移动终端芯片厂商的青睐，长期以来霸占着集成电路制造服务占有率的第一名，高通骄龙800就采用了TSMC28nmHPMHKMG这一最高标准,而高通MSM8960和联发科四核芯片MT6589T，以及联芯、展讯等厂商的芯片使用的则是TSMC相对较差的28nmLP工艺。
据说MTK的MT6588和八核芯片MT6592采用的就是TSMC的28nm级别综合最好的HPM工艺。
三星发展势头迅猛，长期以来都为自家芯片和苹果A系列移动芯片提供集成电路制造服务。
三星较早采用HKMG工艺，在业界进入HKMG时代之初，又秘密研发后栅极。
芯片常用封装及尺寸说明之欧阳学创编
A、常用芯片封装介绍来源：互联网作者：关键字：芯片封装1、BGA 封装 (ball grid array)球形触点陈列，表面贴装型封装之一。
在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配 LSI 芯片，然后用模压树脂或灌封方法进行密封。
也称为凸点陈列载体(PAC)。
引脚可超过200，是多引脚 LSI 用的一种封装。
封装本体也可做得比 QFP(四侧引脚扁平封装)小。
例如，引脚中心距为1.5mm 的360 引脚 BGA 仅为31mm 见方;而引脚中心距为0.5mm 的304 引脚QFP 为40mm 见方。
而且 BGA 不用担心 QFP 那样的引脚变形问题。
该封装是美国 Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。
最初，BGA 的引脚(凸点)中心距为 1.5mm，引脚数为225。
现在也有一些LSI 厂家正在开发500 引脚的 BGA。
BGA 的问题是回流焊后的外观检查。
现在尚不清楚是否有效的外观检查方法。
有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。
美国 Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为 GPAC(见OMPAC 和 GPAC)。
2、BQFP 封装 (quad flat package with bumper)带缓冲垫的四侧引脚扁平封装。
QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。
美国半导体厂家主要在微处理器和 ASIC 等电路中采用此封装。
引脚中心距0.635mm，引脚数从84 到196 左右(见 QFP)。
3、碰焊 PGA 封装 (butt joint pin grid array)表面贴装型 PGA 的别称(见表面贴装型 PGA)。
4、C-(ceramic) 封装表示陶瓷封装的记号。
半导体封装技术的不同等级、作用和演变过程
半导体封装技术是指将芯片封装在一个保护壳内，以保护芯片免受外界环境的影响，并提供与外部电路连接的接口。
半导体封装技术的不同等级、作用和演变过程如下：1. 等级：- TO（Transistor Outline）封装：这是最早的封装形式，主要用于分立器件的封装，如晶体管、二极管等。
- DIP（Dual In-line Package）封装：DIP 封装是一种双列直插式封装，广泛应用于早期的集成电路。
- SOP（Small Outline Package）封装：SOP 封装是一种小尺寸封装，比 DIP 封装更小，适用于引脚数量较少的集成电路。
- QFP（Quad Flat Package）封装：QFP 封装是一种四面扁平封装，引脚数量较多，适用于高密度集成电路。
- BGA（Ball Grid Array）封装：BGA 封装是一种表面贴装封装，采用球形焊点，适用于引脚数量非常多的集成电路。
- CSP（Chip Scale Package）封装：CSP 封装是一种芯片级封装，尺寸非常小，适用于高性能、高密度的集成电路。
2. 作用：- 保护芯片：半导体封装可以保护芯片免受外界环境的影响，如湿度、温度、灰尘等。
- 提供电气连接：半导体封装提供了芯片与外部电路之间的电气连接，使得芯片能够正常工作。
- 提高可靠性：半导体封装可以提高芯片的可靠性，减少因焊点失效等问题导致的故障。
- 提高散热性能：半导体封装可以提高芯片的散热性能，降低芯片的温度，从而提高芯片的工作效率和寿命。
3. 演变过程：- 最初的半导体封装主要是 TO 和 DIP 封装，随着集成电路的发展，引脚数量逐渐增加，出现了 SOP、QFP 等封装形式。
- 随着表面贴装技术的发展，BGA、CSP 等封装形式逐渐成为主流。
- 目前，半导体封装技术正在向更高密度、更小尺寸、更高性能的方向发展，如 3D 封装、系统级封装（SiP）等。
总之，半导体封装技术的不同等级、作用和演变过程是随着集成电路技术的发展而不断发展的。
十年争强逐鹿方寸间 以PPAC分析集成电路三巨头的工艺制程
十年争强逐鹿方寸间以PPAC分析集成电路三巨头的工艺制程作者：张平来源：《微型计算机》2021年第09期英特尔、台积电和三星是全球逻辑集成电路工艺制程最先进的三家厂商。
从28nm时代开始，这三家厂商就在集成电路的工艺制程上你追我赶，并一直持续到即将到来的3nm阶段。
回顾过去，展望未来，英特尔、台积电和三星在集成电路工艺上究竟有怎样的发展历史，未来又会带来怎样的产品？今天本文就带你一起了解一下。
PPAC：功率、性能、面积和成本在集成电路的生产制造中有三个重要参数一功率、性能和面积，即Power、Performance和Area，它们被简称为PPA。
PPA在过去一直都是作为衡量半导体产业发展的重要参数，比如台积电在2020年Q1就宣称旗下的3nm工艺相比5nm工艺，将具备25%〜30%的功率降低，在相同功耗下10%〜15%的频率（性能）提升以及70%的面积缩减。
但是，仅仅使用PPA来衡量集成电路的制造水准在当前已经不够全面了。
随着工艺制程不断向极限冲刺，成本逐渐上升并且已经成为影响到新工艺发展的重要因素。
因此，IMEC和应用材料公司最近在新工艺开发的相关演讲中，都建议在原有的PPA上加入"C"，也就是“Cost”成本，用PPAC四个维度来衡量新的工艺。
另外，相关的比较可能还涉及一些参数选取的问题。
比如在集成电路的逻辑单元设计中，包括诸如标准单元、反相器、NAND门、扫描触发器等不同的组件。
其中，标准单元的尺寸由单元的类型和当前单元所使用的工艺设计规则所决定。
标准单元的具体尺寸可以用相关工艺的最小尺寸计算出来。
比如标准单元的高度是最小金属间距乘以轨道数，双扩散（DoubleDiffusionBreak，—种半导体单元制造工艺，简称DDB）单元的尺寸是一定数量的CPP（ContactedPolyPitch，接触间距）加上在单元边缘的一个额外CPP而确定的。
近年来，由于缩小单元尺寸时很难降低单元间距，因此人们通过缩小轨道来进一步缩小单元。
GPP与OJ芯片.pptx
GPP（玻璃钝化）和OJ（酸洗）的对比流程：两种产品的最大不同，就在P-N结的保护上。
OJ结构的产品，采用涂胶保护结，然后在200度左右温度进行固化。
保护P-N结获得电压。
GPP结构的产品，芯片的P-N结是在钝化玻璃的保护之下，玻璃是将玻璃粉采用800度左右的烧结熔化，冷却后形成玻璃层。
这玻璃层和芯片熔为一体，无法用机械的方法分开。
，仅是覆盖在P-N结的表面。
特性比较1）由于结构的不同，当有外界应力产生（比如进行弯角处理），器件进行冷热冲击，如果塑料封装体有漏气，等等情况下。
OJ的产品，其保护胶和硅片结合的不牢固，就会出现保护不好的情况，使器件出现一定比率的失效。
GPP产品则不会出现类似的情况。
2）GPP二极管的可靠性高。
首先，GPP常温下，漏电比OJ的就要小。
尤其重要的是HTRB（高温反向偏置，是衡量产品可靠性的最重要标志参数）GPP要好很多，OJ的产品仅能承受100度左右的HTRB。
而GPP在温度达到150度时，仍然表现非常出色。
说明：以前OJ的产品仅限于DO系列的轴向封装，所以很多客户都使用片式封装（SMD）产品。
因为片式产品，当时只能使用GPP芯片进行封装。
但是，现在也出现了片式封装OJ产品。
所以在选用上一定要注意分清。
GPP芯片与OJ芯片的区别:两种产品的最大不同，就在P-N结的保护上。
OJ结构的产品，采用涂胶保护结，然后在200度左右温度进行固化。
GPP结构的产品，芯片的P-N结是在钝化玻璃的保护之下，玻璃是将玻璃粉采用800度左右的烧结熔化，冷却后(或者采用化学渗透方法)形成玻璃层。
这玻璃层和芯片熔为一体，无法用机械的方法分开。
OJ芯片: 因环氧树脂,白胶的膨胀系数大于芯片的膨胀系数,高温时其绝缘性能与导热能力下降,对芯片热量向外传导及产品性能影响大.GPP芯片: 玻璃的膨胀系数与芯片的膨胀系数相同, 高温时其绝缘性能与导热能力依然良好,对芯片热量向外传导及产品性能影响微小.下降,。
GPP芯片氧化膜的制造工艺优缺点比较
绝缘性能高、电特性稳定、反向漏电流低。
反向电压大于 1000V 时易发生击穿放电、电性不稳
定，导致玻璃钝化膜损伤、IR creep 和增大。
耐湿性、耐热性优良
耐湿性、耐热性较好
采用焊膏及时将 Wafer 的两面 Nickel 层覆盖，省 由于 Nickel 金属层长期存放易产生氧化，必须再镀
略电镀 Gold，明显降低制造成本；Wafer 预焊取代 Gold，成本增高；组装时必须装填上下两个焊片，
器件可靠性高，尤其适合 Bridge 使用。
琐。适合 Diode 使用。
结构示意图
2003/02/19
⑥可实现连续性的成批生产，速度快、效率高。 转角处不能包络，玻璃融融烧结后会收缩 导致钝化
⑦对 Wafer 无损伤、无污染。
保护不充分。ห้องสมุดไป่ตู้
根据胶体吸附双电层理论弥散在液体介质中的玻 采用有机溶剂和高分子添加剂（乙基纤维素）配制
璃微粒在外电场和电介质离子作用下，沿电极方向 成具有一定粘度的玻璃浆，在玻璃烧成时要去除干
③采用绝缘掩膜可以实现有选择性的电泳涂复。 ④用金属片刮涂易造成 p+ side Wafer 损伤和污染。
④热成型后膜质致密性好，可以实现无气泡、无针 ⑤玻璃浆反复使用易造成操作沾污。
孔的玻璃膜。
⑥残留玻璃浆污染、产生 Void。
⑤可以制取杂质离子沾污较少的优质玻璃膜。
⑦刮涂玻璃浆填充高度与 Wafer 表面取平，p+边缘
下此处易引发击穿放电。
厚度可以控制、均匀性好、精度高。
厚度不可控、均匀性差、加工精度不好。
焊膏双面一次完成预焊。
无
借助两面焊料曲率差便于组立工程选向，并有利于 Chip 不进行预焊，组立难于选向并易造成 p+边缘损
GPP_PhotoGlass工艺制程
純水QDR沖洗
旋乾機旋乾
接觸面蝕刻
SiO2 PR Glass SIPOS P+ N N+
Andy Kang
SM
Glass P+
N
N+
Andy Kang
DM
Glass P+
N N+
Andy Kang
GPP Process Flow
Wafer Clean Oxidation 1st Photo BOE Etch Grid Etch PR Strip Oxide Etch RCA Clean SIPOS Dep. 進黃光室 2nd Photo PG Coating PG Burn off Glass Firing LTO 3rd Photo Andy Kang
Andy Kang
低溫氧化層沉積
SiO2 Glass SIPOS
P+ N N+
SIPOS
Andy Kang
3rd Photo ( 三次黃光 )
HMDS烤箱烘烤
光阻塗佈 將做完熱氧化之晶片送進 HMDS 烤箱烘烤，確保無水 分殘留，並於晶片表面覆蓋一層促進接著劑 將光阻以旋轉塗佈機均勻的塗佈在晶片表面 將光阻內之有機溶液以約90℃烘烤，以增加後續 對位曝光之解析度 將軟烤完成之晶片以對位曝光機進行圖形轉移 將曝光完成之晶片以顯影液將所須之圖形顯現出來 將顯影完成之晶片送進130 ℃之烤箱烘烤，使光阻固化
(完整版)半导体封装技术向高端演进(从DIP、SOP、QFP、PGA、BGA到CSP再到SIP)
半导体器件有许多封装形式，按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。
从DIP、SOP、QFP、PGA、BGA到CSP再到SIP，技术指标一代比一代先进。
总体说来，半导体封装经历了三次重大革新：第一次是在上世纪80年代从引脚插入式封装到表面贴片封装，它极大地提高了印刷电路板上的组装密度；第二次是在上世纪90年代球型矩阵封装的出现，满足了市场对高引脚的需求，改善了半导体器件的性能；芯片级封装、系统封装等是现在第三次革新的产物，其目的就是将封装面积减到最小。
高级封装实现封装面积最小化芯片级封装CSP。
几年之前封装本体面积与芯片面积之比通常都是几倍到几十倍，但近几年来有些公司在BGA、TSOP的基础上加以改进而使得封装本体面积与芯片面积之比逐步减小到接近1的水平，所以就在原来的封装名称下冠以芯片级封装以用来区别以前的封装。
就目前来看，人们对芯片级封装还没有一个统一的定义，有的公司将封装本体面积与芯片面积之比小于2的定为CSP，而有的公司将封装本体面积与芯片面积之比小于1.4或1.2的定为CSP。
目前开发应用最为广泛的是FBGA和QFN等，主要用于内存和逻辑器件。
就目前来看，CSP的引脚数还不可能太多，从几十到一百多。
这种高密度、小巧、扁薄的封装非常适用于设计小巧的掌上型消费类电子装置。
CSP封装具有以下特点：解决了IC裸芯片不能进行交流参数测试和老化筛选的问题；封装面积缩小到BGA的1/4至1/10；延迟时间缩到极短；CSP封装的内存颗粒不仅可以通过PCB板散热，还可以从背面散热，且散热效率良好。
就封装形式而言，它属于已有封装形式的派生品，因此可直接按照现有封装形式分为四类：框架封装形式、硬质基板封装形式、软质基板封装形式和芯片级封装。
多芯片模块MCM。
20世纪80年代初发源于美国，为解决单一芯片封装集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，在高密度多层互联基板上组成多种多样的电子模块系统，从而出现多芯片模块系统。
GPP桥堆基础知识
1. 外加正向电压(正向偏置) — forward bias
IF
P区
N区
外电场
内电场
+
U
R
外电场使多子向PN结移动, 中和部分离子使空间电荷区变窄
扩IF散=运I多动子加强I少形子成正I多向子电流IF
限流电阻
2. 外加反向电压（反向偏置) — reverse bias
IR P区
N区
内电场
外电场
+
U
R
漂移运动加强形成反向电流IR IR = I少子 0
PN结的单向导电性：正偏导通，呈小电阻，电流较大
反偏截止，电阻很大，电流近似为零
二极管的特性（开关特性）
导通时（通态）阻抗很小，接近于短路，管压降接近于零，而电流由外电路决定。 阻断时（断态）阻抗很大，接近于断路，电流几乎为零，而管子两端电压由外电
反向击穿电压
基本结构
P＋NNP＋+结构 N
（穿通结构）
P+
N
N+ （PIN）P++ P
N
P+
N
P＋PP+ NN＋结N 构 N+
（非穿通结构）
P++ P
N
N+
表面PN结与体内 PN结的特性
表面电场与表面击穿
VR
表
体
面
内
PN
PN
结
结
体内PN 结特性
表面PN结特性
表面PN结与体内 PN结的等效电路
合成特性
+4
（束缚电子）
+4
惯性核
本征激发： 在室温或光照下价电子获得足够能量摆脱共价键 的束缚成为自由电子，并在共价键中留下一个空 位（空穴）的过程。
芯片封装类型(各种芯片封装的介绍及运用)
芯片封装类型(各种芯片封装的介绍及运用) 1、DIPDIP是20世纪70年代出现的封装形式。
它能适应当时多数集成电路工作频率的要求，制造成本较低，较易实现封装自动化印测试自动化，因而在相当一段时间内在集成电路封装中占有主导地位。
但DIP的引脚节距较大(为2.54mm)，并占用PCB板较多的空间，为此出现了SHDIP和SKDIP等改进形式，它们在减小引脚节距和缩小体积方面作了不少改进，但DIP最大引脚数难以提高(最大引脚数为64条)且采用通孔插入方式，因而使它的应用受到很大限制。
2、PGA为突破引脚数的限制，20世纪80年代开发了PGA封装，虽然它的引脚节距仍维持在2.54mm或1.77mm，但由于采用底面引出方式，因而引脚数可高达500条～600条。
3、SOP随着表面安装技术(surface mounted technology, SMT)的出现，DIP封装的数量逐渐下降，表面安装技术可节省空间，提高性能，且可放置在印刷电路板的上下两面上。
SOP应运而生，它的引脚从两边引出，且为扁平封装，引脚可直接焊接在PCB板上，也不再需要插座。
它的引脚节距也从DIP的2.54 mm减小到1.77mm。
后来有SSOP和TSOP改进型的出现，但引脚数仍受到限制。
4、QFPQFP也是扁平封装，但它们的引脚是从四边引出，且为水平直线，其电感较小，可工作在较高频率。
引脚节距进一步降低到1.00mm，以至0.65 mm和0.5 mm，引脚数可达500条，因而这种封装形式受到广泛欢迎。
但在管脚数要求不高的情况下，SOP以及它的变形SOJ(J 型引脚)仍是优先选用的封装形式，也是目前生产最多的一种封装形式。
方形扁平封装-QFP (Quad Flat Package)[特点] 引脚间距较小及细，常用于大规模或超大规模集成电路封装。
必须采用SMT(表面安装技术)进行焊接。
操作方便，可靠性高。
芯片面积与封装面积的比值较大。
小型外框封装-SOP (Small Outline Package)[特点] 适用于SMT安装布线，寄生参数减小，高频应用，可靠性较高。
德州仪器(TI)_芯片的命名规则
说明:(A)指产品线代码产品线代码用于区分不同的产品类型，因TI产品线非常广，故同一代码有可能包含一个或多个产品线又或多种代码表示同一种产品线，如例图所示TLV包含电源管理器、运算放大器、数据转换器、比较器、音频转换器等系列产品；SN74LVC为74系列逻辑电路，因工作电平、电压、速度、功耗不同又分为74HC、74LS、74LV、74AHC、74ABT、74AS等系列。
(B)指基本型号基本型号(也称为基础型号)用于区分不同的产品类型，与封装、温度及其它参数无关。
(C)指为产品等级产品等级表示产品工作温度，为可选项。
C=商业级，工作温度范围为0°C至+70°CI或Q=工业级，因产品不同其所表示的工作温度范围也不同，一般为-40°C至+85°C、-40°C至+125°C未标识等级代码，因产品不同其所表示的工作温度范围也不同，一般为-40°C~+85°C，-55°C~+100°C等。
(D)指产品封装产品封装代码以1-3位数的英文代码表示（BB产品线中存在超过3位数的代码符号），详细封装信息请对照“封装代码对照表”。
(E)指产品包装方式产品包装代码为可选项，TI通用器件中包装方式代码标识为R表示以塑料卷装方式包装，未标识则表示为塑料管装方式包装。
(F)指绿色标记转换：G4绿色标记的转换：从2004 年6 月 1 日开始，当TI 器件/封装组合转换成“环保”复合成型材料时，TI 将把无铅(Pb) 涂层类别中的"e" 更改为"G"。
例如，在实施环保复合成型材料之前，TI 采用NiPdAu 涂层所制造器件的无铅(Pb) 涂层类别为"e4"。
实施后，该无铅(Pb) 涂层类别将更改为"G4"。
（在无铅(Pb) 涂层类别中将"e" 替换成"G" 目前还不属于JEDE C 标准的一部分，但会对TI 产品实施这一步。
半导体业界的HKMG攻防战：详解两大工艺流派之争
随着晶体管尺寸的不断缩小，HKMG（high-k绝缘层+金属栅极）技术几乎已经成为45nm 以下级别制程的必备技术.不过在制作HKMG结构晶体管的工艺方面，业内却存在两大各自固执己见的不同阵营，分别是以IBM为代表的Gate-first工艺流派和以Intel为代表的Gate-last工艺流派，尽管两大阵营均自称只有自己的工艺才是最适合制作HKMG晶体管的技术，但一般来说使用Gate-first工艺实现HKMG结构的难点在于如何控制PMOS 管的Vt电压（门限电压）；而Gate-last工艺的难点则在于工艺较复杂，芯片的管芯密度同等条件下要比Gate-first工艺低，需要设计方积极配合修改电路设计才可以达到与Gate-first工艺相同的管芯密度级别。
HKMG实现工艺的两大流派：Gate-last阵营：目前已经表态支持Gate-last工艺的除了Intel公司之外（从45nm制程开始，Intel便一直在制作HKMG晶体管时使用Gate-last工艺），主要还有芯片代工业的最大巨头台积电，后者是最近才决定在今年推出的28nm HKMG制程产品中启用Gate-last工艺（有关内容详见这个链接）。
Gate-first阵营：Gate-first工艺方面，支持者主要是以IBM为首的芯片制造技术联盟Fishkill Alliance的所属成员，包括IBM，英飞凌，NEC，GlobalFoundries, 三星,意法半导体以及东芝等公司，尽管该联盟目前还没有正式推出基于HKMG技术的芯片产品，但这些公司计划至少在32/28nm HKMG级别制程中会继续使用Gate-first工艺，不过最近有消息传来称联盟中的成员三星则已经在秘密研制Gate-last工艺（有关内容详见这个链接）。
另外，台湾联电公司的HKMG工艺方案则较为特殊，在制作NMOS管的HKMG结构时，他们使用Gate-first工艺，而制作PMOS管时，他们则会使用Gate-last工艺。
28种芯片封装技术的详细介绍
28种芯片封装技术的详细介绍芯片封装技术是针对集成电路芯片的外包装及连接引脚的处理技术，它将裸片或已经封装好的芯片通过一系列工艺步骤引脚，并封装在特定的材料中，保护芯片免受机械和环境的损害。
在芯片封装技术中，有许多不同的封装方式和方法，下面将详细介绍28种常见的芯片封装技术。
1. DIP封装（Dual In-line Package）：为最早、最简单的封装方式，多用于代工生产，具有通用性和成本效益。
2. SOJ封装（Small Outline J-lead）：是DIP封装的改进版，主要用于大规模集成电路。
3. SOP封装（Small Outline Package）：是SOJ封装的互补形式，适用于SMD（Surface Mount Device）工艺的封装。
4. QFP封装（Quad Flat Package）：引脚数多达数百个，广泛应用于高密度、高性能的微处理器和大规模集成电路。
5. BGA封装（Ball Grid Array）：芯片的引脚通过小球焊接在底座上，具有较好的热性能和电气性能。
6. CSP封装（Chip Scale Package）：将芯片封装在极小的尺寸内，适用于移动设备等对尺寸要求极高的应用。
7. LGA封装（Land Grid Array）：通过焊接引脚在底座上，适用于大功率、高频率的应用。
8. QFN封装（Quad Flat No-leads）：相对于QFP封装减少了引脚长度，适合于高频率应用。
9. TSOP封装（Thin Small Outline Package）：为SOJ封装的一种改进版本，用于闪存存储器和DRAM等应用。
10. PLCC封装（Plastic Leaded Chip Carrier）：芯片通过引脚焊接在塑料封装上，适用于多种集成电路。
11. PLGA封装（Pin Grid Array）：引脚排列成矩阵状，适用于计算机和通信技术。
12. PGA封装（Pin Grid Array）：引脚排列成网格状，适用于高频、高功率的应用。
2种新型的芯片封装技术介绍.
2种新型的芯片封装技术介绍2种新型的芯片封装技术介绍在计算机内存产品工艺中，内存的封装技术是内存制造工艺中最关键一步，采用不同封装技术的内存条，在性能上存在较大差距。
只有高品质的封装技术才能生产出完美的内存产品。
本文就主要介绍两种新型封装技术--BLP和TinyBGA技术。
封装技术其实就是一种将集成目前业界普遍采用的封装技术尽管多种多样，但是有90%采用的是TSOP技术，TSOP英文全称为Thin Small Outline Package(薄型小尺寸封装)，这是80年代出现的内存第二代封装技术的代表。
TSOP的一个典型特征就是在封装芯片的周围做出引脚，如SDRAM的IC为两侧有引脚，SGRAM的IC四面都有引脚。
TSOP适合用SMT表面安装技术在PCB上安装布线，封装外形尺寸，寄生参数减小，适合高频应用，操作方便，可靠性高。
采用这种技术的品牌有三星、现代、Kingston等，TSOP目前广泛应用于SDRAM内存的制造上，但是随着时间的推移和技术的进步，TSOP已越来越不适用于高频、高速的新一代内存。
如同微处理器一样，内存条的技术也是不断地更新。
大家可能已发现手中内存条上的颗粒模样渐渐在变，变得比以前更小、更精致。
变化不仅在表面上，而且这些新型的芯片在适用频率和电气特性上比老前辈又有了长足的进步。
这一结晶应归功于那些厂商选用了新型内存芯片封装技术。
以BLP和TinyBGA技术为代表的新型芯片封装技术逐渐成熟起来。
BLP技术也是目前市场上常用的一种技术，BLP英文全称为Bottom Leaded Plastic(底部引出塑封技术)，其芯片面积与封装面积之比大于1：1.1，符合CSP(Chip Size Package)填封装规范。
不仅高度和面积极小，而且电气特性得到了进一步的提高，制造成本也不高，广泛用于SDRAM\RDRAM\DDR等新一代内存制造上。
随着由于BLP封装中关键部件塑封基底价格的不断下降，BLP封装内存很快就会走入普通用户的家庭。
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1：晶粒台面无玻璃保护； 2：沟槽中填满玻璃，背切割裂片时会对 玻璃造成损伤； 3：钝化用的玻璃浆是乙基纤维素、乙基 卡比醇与玻璃粉的混合物；
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2. 制程图示
3：切割后晶粒图示
制程 PG 刀刮
图示
说明
P面沿沟槽切割，不会对钝化玻 璃造成损伤；
背面（N面）切割后裂片，会对玻 璃有损伤；
性。一般在150℃条件下，仍为uA级别（50mil 芯片约为50uA）。
DB 的芯片如不采用SIPOS, 其PN 结表面钝化直接为玻璃，玻璃为绝缘 材料，所以其漏电可以做到很小（常温：0.01uA），150℃条件下，正常材
料IR 为10uA左右；
分别计算PG和DB制程芯片在150℃高温条件下的功耗： PG: P=400V* 50uA=0.02W
PG/刀刮制程简介
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目录
Part 1
1. 制程简介
Part 2
Part 3
2. 制程图示
3.各制程优缺点
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1. 制程简介
1.1：PG制程 PG制程是一种先进的GPP芯片制造工艺，对PN结采用 三层钝化保护（SIPOS/玻璃/LTO) 。工艺过程是先在PN结表 面沉积一层SIPOS,再通过光刻法上玻璃（光阻剂和玻璃粉的 混合物，称为Photo Glass），采用光刻的原理，先通过匀胶 机自然旋转的方法在晶片表面均匀覆盖一层光阻玻璃（ Photo Glass )，然后通过烘烤、曝光、显影去掉切割道及焊接面上的 玻璃，只在PN结的表面留下需要钝化保护的光阻玻璃，最后 通过低温玻璃的烧结的工艺将光阻玻璃中的光阻剂去掉，最 后在高温下将粉状玻璃烧结成致密的固态玻璃体，最后再在 玻璃沉积一层LTO，从而起到非常致密地钝化保护PN结的作 用。 追求品质 持续创新 勤简守信 忠诚感恩
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1. 制程简介
1.2：刀刮制程 刀刮制程是一种比较传统的较为简单的GPP芯片工艺，只 有一层玻璃钝化保护，即采用手工的方法用刀片将玻璃浆乱 涂在晶片表面，再经过低温烧结将玻璃浆中的有机成份去掉， 然后用手工擦拭的方法除掉焊接面的玻璃粉，留下沟槽中的 玻璃粉，最后再经过高温烧结，将粉状的玻璃烧结成固态玻 璃体，从而起到钝化保护PN结的作用。
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制程 PG 刀刮
1:采用3层钝化保护，高信赖性； 1.生产工艺简单，成本低； 2.台面及玻璃有氧化膜保护，可以阻 2:因晶粒台面无玻璃，焊接时引线的设计 止焊锡流淌到玻璃； 比较简单适用； 3.玻璃包覆台面可以完好的保护PN结 尖角的地方（尖角是电场最集中的， 也通常是应用失效），提高可靠性能；
DB: P=400V* 10uA=0.004W； 此功耗其对材料结温的影响非常小
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4. PG 产品与DB 产品的实际表现
统计以往，DB 和PG 制程产品的内部HTRB 评估结果
制程 Die Size
46mil*46mil DB 50mil*50mil 46mil*46mil PG 50mil*50mil 231 Lots 22pcs 0 26 Lots 156 Lots 22pcs 22pcs 1 0
实验批数
97 Lots
每批实验数量
22pcs
不合格批数
4
备注：如果实验后材料电性不符合产品规格即为不合格（一般为材料电压衰降或者Short）
从以上对比数据，我们可以发现单独看少数几颗材料的短时间评估结果， 并不能反应PG 产品和DB 产品实际优劣。
PG 产品在长时间高温严苛条件下的整体稳定性和可靠性更好。 追求品质 持续创新 勤简守信 忠诚感恩
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2. 制程图示
1：一次黄光/蚀刻后图示
制程 PG 刀刮
图示
说明
单面曝光，单面蚀刻
双面曝光，N面会预先蚀刻为后续背 切割做准备
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2. 制程图示
2：二次黄光后图示
制程 PG 刀刮
图示
说明
1：晶粒台面有玻璃保护； 2：沟槽中的玻璃被去除便于后续切割； 3：钝化用的光阻玻璃是光阻剂与玻璃 粉的混合物；
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4. PG 产品与DB 产品的实际表现
我司普通整流PG 制程产品均采用SIPOS（Semi-insulating
polycrystalline-silicon ) 为一种半绝缘的氧化膜，所以其会增加芯片的常温
（0.1uA左右）及高温漏电。但是SIPOS本身的漏电流有限，所以到达一定 的温度后，SIPOS自身的漏电流不再增加，可以保证材料在高温条件下稳定
优点
缺点
1.焊接时因玻璃及台面无氧化膜保护，焊 锡容易流淌到玻璃上形成锡桥，造成HI1：台面有玻璃，其高度Max:30um， REL及应用失效比例上升； 其焊接面积也会比DB制程小2mil左右， 2.DB制程晶粒玻璃不包覆台面，故PN结 客户需要调整引线钉头的高度和钉头 尖角处保护就存在缺陷，容易造成铜硅 的尺寸； 扩散，应用失效；