巴克码发生器设计
巴克码识别器的设计与仿真 (2)
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*****************实践教学*****************兰州理工大学计算机与通信学院2013年秋季学期通信系统综合训练题目:巴克码识别器的设计与仿真专业班级:姓名:学号:指导教师:彭铎成绩:摘要巴克码是一种具有特殊规律的二进制码组,它是一种非周期序列。
是目前已找到的最常用的群同步码字之一。
它具有尖锐的自相关特性,便于与随机的数字信息相区别,易于识别,出现伪同步的可能性小。
本次课程设计是在掌握群同步码巴克码的基础上,利用MATLAB完成对巴克码识别器的设计。
关键字:巴克码识别器,MATLAB目录前言 (1)1.基本原理 (2)1.1目的及意义 (2)1.2群同步 (2)1.3巴克码 (3)1.4系统设计框图 (3)1.5MATLAB仿真软件 (4)2.系统分析 (6)2.1巴克码的发生 (6)2.2巴克码的判决 (7)2.3巴克码的同步 (8)2.4群同步码 (9)2.5移位寄存器 (10)2.6同步字符的识别性能 (11)3.系统设计与调试 (13)3.1设计思路 (13)3.2调试结果: (14)设计总结 (16)参考文献 (17)致谢 (18)附录 (19)前言同步是通信系统中一个重要的实际问题。
通信系统中的同步可分为载波同步、位同步、帧同步等几大类。
在通信系统中,同步具有相当重要的地位。
通信系统能否有效地、可靠地工作,很大程度上依赖于有无良好的同步系统。
因此,如何使系统同步,如何保持同步,成为现代数字通信系统设计者所面临的重要课题。
在数字通信时,一般总是以一定数目的码元组成一个个的“字”或“句”,即组成一个个的“群”进行传输的。
因此,在接收这些数字流时,同样也必须知道这些“字”、“句”的起止时刻,在接收端产生与“字”、“句”起止时刻相一致的定时脉冲序列,统称为群同步或帧同步。
群同步信号的频率很容易由位同步信号经分频而得出。
但是,每个群的开头和末尾时刻却无法由分频器的输出决定。
巴克码识别器
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任务书一、课程设计的目的1.熟悉SystemView 仿真环境并能在其环境下了解并掌握通信系统的一般设计方法,具备初步的独立设计能力;2.提高综合运用所学理论知识独立分析和解决问题的能力。
二、课程设计的原理使用一个8位移位寄存器的前7位和3个非门构成检测电路,加法器的输出经过判决器检测出大于6的单峰脉冲。
数据流简单地用了一个100Hz 的PN 序列代替,时钟信号的频率与PN 数据流的速率一样也为100Hz 。
SystemView 是美国Elanix 公司推出的基于个人计算机WindoWS 环境的动态通信系统仿真工具,它可用于DSP 信号处理、滤波器设计以及复杂的通信系统数学模型的建立和仿真分析.它的用户界面友好,分析窗口功能强大,用户只需用鼠标点击图符库中的相应图符就能完成各种系统的搭建、设计和仿真分析。
(1)巴克码巴克码是一种具有特殊规律的二进制码字,是一种非周期序列,它的特殊规律是:若一个n 位的巴克码,每个码元只可能取值+1或-1,它的局部自相关函数为)(0)0(1)0)(1n j n j j n x x j R ji j n i i >=<<±===+-=∑( (1) 从式(1)中可以看到巴克码计算的局部自相关函数R (j )具有尖锐单峰特性,从后面的分析同样可以看出,它的识别器结构非常简单。
目前只搜索到10组巴克码,其码组最大长度为13,全部列在下表中。
表中+表示+1,–表示–1。
表2.1巴克码对应表巴克码识别器的电路框图如图1所示,它由7级移位寄存器、相加电路和判决电路等组成[9]。
移位寄存器输出联线与巴克码组l 1 l一1—1 1—1相对应,可从“1”端输出,也可从⋯0端输出.它实现对输入的巴克码的相关运算.当输入的码字1存人移位寄存器时,“1”端的输出为高电平,设其为+1,而“0”端的输出为低电平,设其为0(或一1);反之,当输入的码字一1存人移位寄存器时,“0”端的输出为高电平+1,⋯1端的输出为低电平0(或一1).由于各移位寄存器输出端的接法和巴克码的规律一致,这样,如果输人移位寄存器的数字有一位或多位与对应的巴克码位不同,则该位就输出低电平0(或一1),所以将移位寄存器的各位相加时其和就一定会小于7I而只有输入为巴克码时,7级移位寄存器的输出端都为+1,相加器才可能输出7.若将判决器的判决电平设置为6.5,那么就只有与巴克码组完全相同的序列输入时,判决器才有输出,从而可以识别出巴克码组.三、各具体模块实现及调试过程(1)巴克码发生器SystemView在通信图符库中给出了一个PN码发生器的图符。
巴克码识别器的设计与FPGA的实现
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巴克码识别器的设计与FPGA的实现
龙光利
【期刊名称】《科技广场》
【年(卷),期】2006(000)004
【摘要】阐述了巴克码组的定义和7位巴克码识别器的组成框图.在MAX+PLUS2软件平台上,给出了利用现场可编程门阵列器件设计7位巴克码识别器电路,为了便于对设计的7位巴克码识别器进行检测,该电路还设计了一个周期为31位长的模拟7位巴克码产生器,并进行了编译和波形仿真.综合后下载到可编程器件
EPF10K10LC84-4中,测试结果表明,达到了预期的设计要求.
【总页数】3页(P110-112)
【作者】龙光利
【作者单位】陕西理工学院电信工程系,汉中,723003
【正文语种】中文
【中图分类】TN7
【相关文献】
1.基于DSP Builder的巴克码检出设计及FPGA实现 [J], 任璟n;张安堂;岳鸿鹏
2.采用两组巴克码识别器的帧同步方法 [J], 张安堂;任璟
3.基于FPGA的集中插入式巴克码帧同步的实现 [J], 李世超
4.用VerilogHDL设计可辨别相位模糊的巴克码识别器 [J], 张伟
5.基于FPGA的连贯式插入巴克码帧同步的实现 [J], 任国凤;田竹梅
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EDA课程ROM扩展巴克码检测器
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控制系统
用于检测控制系统的异 常情况,提高控制系统
的可靠性和稳定性。
医疗设备
用于检测医疗设备中的 异常情况,提高医疗设 备的安全性和可靠性。
优势与局限性
优势
ROM扩展巴克码检测器具有高可靠 性、高稳定性、高抗干扰能力等优点 ,能够有效地检测和纠正信号中的错 误,提高系统的性能和可靠性。
局限性
由于ROM扩展巴克码检测器的实现较 为复杂,且需要预先定义检测码,因 此在某些情况下可能无法适应快速变 化的环境和信号。
软件实现
软件算法设计
根据巴克码检测器的算法 需求,设计合理的软件算 法,包括编码、解码和检 测等算法。
编程语言选择
选择适合的编程语言,如 C/C或Verilog等,进行软 件算法的实现。
代码优化与调试
对实现的算法进行优化和 调试,确保软件的正确性 和性能。
测试与验证
测试环境搭建
搭建适合的测试环境,包括硬件测试平台和软件测试 平台。
ROM扩展巴克码检测器可根据不同的 应用场景和需求进行灵活配置,具有 广泛的应用前景。
该检测器具有较高的检测效率和准确 性,能够在较短时间内完成信号的解 码和纠错。
对未来研究的展望
01
深入研究其他类型的巴克码
除了ROM扩展巴克码检测器,还有其他类型的巴克码,如Reed-
Solomon码等。未来可以进一步研究这些巴克码的性能和应用。
高速化
随着信号传输速率的不断提高,ROM扩展巴克码检测器 的高速化将成为未来的发展方向,能够适应高速信号的检 测和纠正需求。
05
结论
总结课程收获
掌握ROM扩展巴克码检测器的原理
01
通过学习,我深入理解了ROM扩展巴克码检测器的工作原理,
巴克码
![巴克码](https://img.taocdn.com/s3/m/0d86af15c381e53a580216fc700abb68a982adb1.png)
1 巴克码简介1.1巴克码简介巴克码主要用于通信系统中的帧同步,其特点是具有尖锐的自相关函数,便于与随机的数字信息相区别,易于识别,出现伪同步的可能性小。
巴克码是一种具有特殊规律的二进制码组,它是一种非周期序列。
一个n 位的巴克码组为{ , :, ,. ,},其中 的取值是+1或一1,其局部自相关函数为:()i i+j 10x x 0,1,100n j i n j R j j n j n ===⎧⎪==+-<<⎨⎪≥⎩∑目前已发现的所有巴克码组如表1:表1 已发现的巴克码组其中,“+”表示取值为高电平1,“一”表示取值为低电平0。
依要求及上面的巴克码组可知,8位的巴克码发生器应在输入时钟信号作用下依次产生“01110010”的码元序列。
1.2 系统设计框图巴克码发生器巴克玛发生器设计原理如图1.2所示。
图1.1 巴克码发生器设计原理图MATLAB 软件概述MATLAB是矩阵实验室(Matrix Laboratory)的简称,是美国MathWorks公司出品的商业数学软件,用于算法开发、数据可视化、数据分析以及数值计算的高级技术计算语言和交互式环境,主要包括MATLAB和Simulink两大部分。
MATLAB是由美国mathworks公司发布的主要面对科学计算、可视化以及交互式程序设计的高科技计算环境。
它将数值分析、矩阵计算、科学数据可视化以及非线性动态系统的建模和仿真等诸多强大功能集成在一个易于使用的视窗环境中,为科学研究、工程设计以及必须进行有效数值计算的众多科学领域提供了一种全面的解决方案,并在很大程度上摆脱了传统非交互式程序设计语言(如C、Fortran)的编辑模式,代表了当今国际科学计算软件的先进水平。
MATLAB和Mathematica、Maple并称为三大数学软件。
它在数学类科技应用软件中在数值计算方面首屈一指。
MATLAB可以进行矩阵运算、绘制函数和数据、实现算法、创建用户界面、接其他编程语言的程序等,主要应用于工程计算、控制设计、信号处理与通讯、图像处理、信号检测、金融建模设计与分析等领域。
基于FPGA的巴克码相关器设计与研究
![基于FPGA的巴克码相关器设计与研究](https://img.taocdn.com/s3/m/9424ce245b8102d276a20029bd64783e09127d08.png)
基于FPGA的巴克码相关器设计与研究张鑫;孙海青【摘要】分析巴克码的设计及其相关的特点与原理,用Verilog语言编写相关器,利用FPGA实现13位巴克码相关器,并对其用Modelsim仿真.仿真证明输出了最大功率主副比,有效抑制了旁瓣,并为雷达工程中巴克码的应用提供更坚实的理论基础.【期刊名称】《雷达与对抗》【年(卷),期】2015(035)004【总页数】4页(P39-42)【关键词】雷达;信号处理;FPGA;巴克码;相关器;旁瓣抑制【作者】张鑫;孙海青【作者单位】中国船舶重工集团公司第七二四研究所,南京211153;中国船舶重工集团公司第七二四研究所,南京211153【正文语种】中文【中图分类】TN911.7雷达系统最基本的任务是完成对目标的检测,从而实现对目标的跟踪和定位。
然而,由于雷达微弱目标回波信号总是处在各种各样的噪声环境中,其直接影响系统对目标回波的处理质量,如降低对目标的检测能力,降低目标的跟踪定位精度。
相关器根据信号和噪声相关函数的差异进行检波,周期信号的自相关函数仍然是周期的,且随时间衰减得很慢。
而噪声由于其随机性,在相关器中随时间衰减的很快,因此相关器可以从信号和噪声的混合波形中检测出目标信号[1]。
巴克码由于具有尖锐的自相关函数,从而可以将淹没在噪声下的基于巴克码波形的微弱目标信号有效相关出来,实现对信号与噪声的分离,因此常用于雷达信号波形设计中。
Verilog HDL是一种全方位的硬件描述语言,包括系统行为级、寄存器传输级、逻辑门级等多个设计层次,支持结构、数据流和行为3种描述形式的混合描述[2-3]。
将巴克码相关器采用Verilog语言在FPGA中实现,可以借助FPGA的并行性实现信号相关检测的高速实时特性。
m序列是最长线性移位寄存器序列的简称[4]。
它具有优良的自相关函数,易于产生和复制,在扩频通信中得到了广泛的应用。
m序列也是研究和构造其他序列的基础。
m序列是由线性反馈移位寄存器产生,如图1所示。
巴克码检出器
![巴克码检出器](https://img.taocdn.com/s3/m/382aa49adaef5ef7ba0d3ce6.png)
信号延迟、干扰、非线性失真、收发端的时钟偏差等等。为了保证数字传输的可 靠性,必须进行同步。根据同步的作用,可以分为:载波同步、位同步、帧同步、 网同步。本实验就是一种帧同步的实例,通过此例,学习使用 DSP Builder 的设 计方法。
11. 再次点击工具条上的 图标进行编译。编译成功后就可以下载。 通过 USB-blaster 下载电缆连接 PC 机和开发平台,如果首次使用下载电缆,
此时操作系统会提示安装驱动程序,此 USB 设备的驱动处于 QuartusII 安装目录 中的\drivers\usb-blaster 中。
单击 Tool\Programmer 打开下载窗口:
波动,可以用作帧同步的特殊码组。符合上述自相关特性的码组是存在的,比如
{+1,+1,+1,-1,-1,+1,-1}就是 7 位的巴克码序列。当 j = 0 时,
7
R( j) = ∑ xi2 = 7 ,达到峰值;当 j = 1时, R( j) = 1 ;当 j = 3、5、7 时, R( j) = 0 ;当 i=1
一、实验目的: 理解巴克码检出器的工作原理以及实现方法,掌握 MATLAB\DSP BUILDER
设计的基本步骤和方法。
二、实验条件: 1. 安装 WindowsXP 系统的 PC 机; 2. 安装 QuartusII6.0 EDA 软件; 3. 安装 MATALB7.0+DSP BUILDER6.0 软件; 4. GW48 型 SOPC 开发平台;
⒈⒉⒊⒋⒌⒍⒎⒏
⒐⒑⒒⒓⒔⒕⒖⒗
任选一个发光二极管即可,此指导书所使用的是 LED8(IO79)。
EDA课程ROM扩展巴克码检测器-PPT资料29页
![EDA课程ROM扩展巴克码检测器-PPT资料29页](https://img.taocdn.com/s3/m/408723acb14e852458fb57c8.png)
2.节拍脉冲 3.巴克码信号发生器
4.256X8 ROM设计
5.巴克码检测器
单脉冲发生器
➢ 设计分析
制作人:张进 科
单脉冲发生器就是能发出单个脉
冲的线路,它的输入是一串连续脉
冲M,它的输出受到开关PUL的控
制,即当有开关按下时,且来脉冲
下降沿来到时,输出一个q与脉冲宽
度相同,时间同步的脉冲,与此同
巴克码检测器状态转换图
VHDL程序
仿真波形
巴克码信号发生器
实验要求 (1)可循环产生产生巴克码信号 (2)可控制信号发生器的启动和停止
设计思路 由实验要求可以得,将巴克码01110010逐个赋给一
个信号,并通过二进制信号s来控制循环产生巴克码,当 s=000时,产生巴克码的第一个数,s+1,当s为111时, 将s清零成000,开始产生新一轮的巴克码。
VHDL源程序
仿真波形
首先确定 256X8 ROM 用到了8位 二进制端口即可访问256个存储单 元(也就是说有256个地址),然 后用低四位作并联在16个例化的 ROM 的四位地址端口,并将高四 位接在一个4—16译码器上,作为 位选端口, 译码器的输出端分别接 在16个ROM的en使能位。最后用 一个16选一的数据选择器将译码器 使能的那块ROM的输出端(8位) 作为 256X8 ROM 的输出端口或者
时也输出一个与q相反并且的信号
nq。
单脉冲发生器 原理图
M
单脉冲发
Q
生器
PUL
单脉冲发生器VHDL源 程序
波形仿真图
节拍脉冲发生器用来产生计算机工作所需的节拍脉冲 ,当给START一个高电平脉冲时,节拍脉冲发生器启 动,从P0~P3输出节拍脉冲:当给STOP一个高电平脉 冲时,节拍脉冲发生停止输出节拍脉冲,当给RESET 一个高电平时,节拍脉冲发生一组节拍脉冲
一种13位巴克码BPSK调制器的设计与实现
![一种13位巴克码BPSK调制器的设计与实现](https://img.taocdn.com/s3/m/50a929cda48da0116c175f0e7cd184254b351bcc.png)
一种13位巴克码BPSK调制器的设计与实现王凡;张玉兴【摘要】介绍了一种用于脉冲压缩雷达系统中的13位巴克码BPSK调制器的原理与电路实现.该调制器对输入的巴克码序列进行BPSK调制,最终输出信号则要根据巴克码组的起止时刻对已调制信号进行导通和截止处理,并且通断比要求大于70 dB.提出了一种由计数器和触发器组成的简单稳定的数字逻辑控制方法控制射频开关,实现了上述功能.最后提出了该调制器的改进方向以及其他一些用途.【期刊名称】《现代电子技术》【年(卷),期】2007(030)007【总页数】3页(P69-71)【关键词】巴克码;BPSK;调制器;射频开关【作者】王凡;张玉兴【作者单位】电子科技大学,电子工程学院,四川,成都,610054;电子科技大学,电子工程学院,四川,成都,610054【正文语种】中文【中图分类】TN7611 引言相位编码信号是脉冲压缩雷达中常见的一种信号。
采用相位编码信号可以获得比较大的时宽带宽乘积,从而解决雷达检测能力和距离分辨力之间的矛盾。
其中具有较强实用意义的是二相编码信号。
巴克(Barker)码就是一种二相编码信号,他具有良好的非周期自相关特性,特别是13位巴克码1111100110101,主旁瓣比达到22.2 dB,因此在脉冲压缩中得到了很广泛的应用。
在数字通信系统当中,由于巴克码具有尖锐的自相关函数,便于与随机的数字信息相区别,易于识别,因此常常用于帧同步。
在实际应用中常常对巴克码信号进行BPSK调制,即二进制相移键控。
本文介绍了一种简易的13位巴克码BPSK调制电路,该电路具有结构简单、成本较低、性能稳定等特点。
2 BPSK调制器的设计2.1 总体设计该巴克码BPSK调制器主要的性能指标要求为:输入信号为13位巴克码(TTL电平,输入最大码率为6 Mb/s);载波频率为60 MHz;载波功率为10 dBm;电源电压为±5 V(+5 V由外部提供,-5 V由自身电路产生);信号接口为SMA接口。
八位巴克码发生器EDA设计报告
![八位巴克码发生器EDA设计报告](https://img.taocdn.com/s3/m/9437b09282d049649b6648d7c1c708a1284a0a6c.png)
目录摘要 (1)1.绪论 (3)2.设计内容及要求 (4)2.1设计的目的及主要任务 (4)2.1.2设计目的 (4)2.1.2设计任务 (4)2.2设计思想 (4)3.设计原理 (5)3.1设计原理框图 (5)3.2单元模块设计 (5)3.2.1分频模块 (5)3.2.2巴克码序列产生模块 (7)3.2.3动态扫描显示控制模块 (8)3.2.4译码显示驱动模块 (9)3.3顶层电路的设计 (9)4.电路的仿真及分析 (10)4.1分频器仿真 (10)4.2巴克码产生模块仿真 (10)4.3八进制计数器仿真 (11)4.4位选模块仿真 (11)4.5译码显示模块仿真 (12)4.6顶层电路仿真 (13)5硬件调试 (13)6.心得体会 (15)参考文献 (16)附录 (17)摘要本文介绍了一种采用单片CPLD芯片进行巴克码发生器的设计方法,主要阐述如何使用新兴的EDA器件取代传统的电子设计方法,利用CPLD的可编程性,简洁而又多变的设计方法,缩短了研发周期。
本设计实现了巴克码发生器的一些基本功能,主要包括八位巴克码序列产生,以及数码显示功能。
本次设计主要包括采用了CPLD芯片,使用VHDL语言进行编程,使其具有了更强的移植性,更加利于产品升级。
关键词:VHDL;巴克码;QuartusⅡ;CPLDAbstractThis paper presents a monolithic CPLD chip Barker code generator design method focuses primarily on how to use the emerging EDA electronic design device to replace the traditional methods,the use of programmable CPLD,concise yet varied design approach,shorten the development cycle.The Barker code generator designed and implemented some of the basic features include eight Barker code sequence generation,and digital display.The design mainly include the use of a CPLD chip, using the VHDL programming l anguage,to make it a more portability,more conducive to product upgrades.Keywords:VHDL;Barker code;QuartusⅡ;CPLD1.绪论人类社会已经进入信息化时代,信息社会的发展离不开电子产品的进步。
基于CPLD的巴克码信号发生器与译码器
![基于CPLD的巴克码信号发生器与译码器](https://img.taocdn.com/s3/m/c0a30a18df80d4d8d15abe23482fb4daa48d1d5c.png)
基于CPLD的巴克码信号发生器与译码器
张增良;焦智;周涛
【期刊名称】《北华航天工业学院学报》
【年(卷),期】2005(015)003
【摘要】本文利用CPLD设计了一个11位的巴克码信号发生器,该发生器具有单次和连续输出功能,同时也设计出了一个11位的译码器来驱动发光二极管,当接收到巴克码时发光二极管亮,没有检测到时则发光二极管灭.
【总页数】4页(P16-19)
【作者】张增良;焦智;周涛
【作者单位】北华航天工业学院,电子工程系,河北,廊坊,065000;北华航天工业学院,电子工程系,河北,廊坊,065000;北华航天工业学院,电子工程系,河北,廊坊,065000【正文语种】中文
【中图分类】TN914.3
【相关文献】
1.基于CPLD的BCH码编/译码器的设计与实现 [J], 张高记;罗朝霞
2.基于FPGA/CPLD的LED/LCD通用显示译码器设计 [J], 邓翔宇
3.基于CPLD的HDB3编译码器 [J], 贾惠彬;王兰勋
4.基于CPLD的HDB3码编译码器设计 [J], 敖天勇;侯卫周;杨毅;郭立俊
5.基于CPLD的HDB3码编译码器的设计 [J], 乔继红;顾伟娟
因版权原因,仅展示原文概要,查看原文内容请购买。
用VHDL语言设计一个周期性的11位巴克码11100010010序列发生器
![用VHDL语言设计一个周期性的11位巴克码11100010010序列发生器](https://img.taocdn.com/s3/m/66bd24dca58da0116c17499d.png)
班级:09通信(2)班姓名:闫建康学号:090110045 题目:用VHDL语言设计一个周期性的11位巴克码11100010010序列发生器,并用时序仿真验证其功能。
1.设计思路移位寄存器具有并行数据串行输出的功能,所以可以利用移位寄存器将此11位巴克码右移输出,因为巴克码是非周期性的,所以要利用时钟将其周期性的输出。
当时钟有效并且并行数据预置使能型号有效时将巴克码预置到并行数据预置端口,然后使并行数据预置使能型号无效,在时钟有效时依次右移输出巴克码11100010010。
然后再当时钟有效并且并行数据预置使能型号有效时将巴克码预置到并行数据预置端口,在时钟有效时依次右移输出巴克码。
这样就实现了巴克码的周期性输出。
2. VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BAKEMA ISPORT ( CLK,LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(10 DOWNTO 0);QB: OUT STD_LOGIC );END BAKEMA;ARCHITECTURE behav OF BAKEMA ISBEGINPROCESS (CLK,LOAD)V ARIABLE REG11 : STD_LOGIC_VECTOR(10 DOWNTO 0);BEGINIF CLK'EVENT AND CLK='1' THENIF LOAD='1' THEN REG11:=DIN;ELSE REG11 (9 DOWNTO 0) := REG11(10 DOWNTO 1);END IF;END IF;QB<=REG11(0);END PROCESS;END behav;3.仿真波形4. 程序分析该程序描述的是一个带有同步并行预置功能的11位右移移位寄存器。
CLK是移位时钟信号,DIN是8位并行预置数据端口,LOAD 是并行数据预置使能信号,QB是串行输出端口。
[DOC]-巴克码发生器-EDA
![[DOC]-巴克码发生器-EDA](https://img.taocdn.com/s3/m/b62302c3b04e852458fb770bf78a6529657d3559.png)
巴克码发生器-EDA课程设计任务书学生姓名翟晓飞专业班级: 电子科学与技术0803班指导教师: 钟毅 _ 工作单位: 信息工程学院题目:设计一个有限状态机,用以实现序列信号发生器初始条件:quartusII软件, EPM7128SLC84-15芯片要求完成的主要任务:深入研究EDA技术和VHDL硬件描述语言的理论知识,并设计一序列信号发生器程序,利用quartusII强大的图形处理,语言编译功能及仿真功能,实现序列信号发生器的实现。
1.用VHDL语言设计一个有限状态机,用以实现序列信号发生器。
2.用quartusII软件实现VHDL程序的仿真。
3.用EPM7128SLC84-15芯片实现序列信号发生器设计的硬件测试。
4.撰写《EDA应用实践》课程设计说明书。
时间安排:课程设计任务布置、选题、查阅资料。
第1天设计,软件编程、仿真和调试,实验室检查仿真结果,验证设计的可行性和正确性。
第2~5天设计的硬件调试。
第6~8天设计的硬件调试。
第9~10天机房检查设计成果,提交设计说明书及答辩。
第11天指导教师签名:年月日系主任(或责任教师)签名:年月日I目录摘要 ............................................................... (I)ABSTRACT ......................................................... (II)1绪论................................................................ (1)2 EDA技术简介 (2)2.1 EDA技术主要内容 (2)2.2EDA技术的发展过程 (2)2.3EDA的优点 (3)3 VHDL内容简介 (4)3.1VHDL语言特点 (4)3.2VHDL对我们的帮助 (5)4 QUARTUSII软件介绍 (6)5 设计思路 ............................................................... .. 85.1 状态机简介 (8)5.2 Moore型状态机 (8)5.3 Mealy型状态机 (8)5.4 设计方案 (8)6 各个设计模块 (10)6.1分频模块 (10)6.2 状态机实现序列发生器 (11)6.2.1序列发生器的实现 (12)6.2.2序列发生器的波形仿真 (14)6.3 总体的电路 (17)6.4引脚锁定及硬件实现结果 (17)7 心得体会 ...............................................................19参考文献: ............................................................. (20)附录 ............................................................... . (21)II摘要EDA 技术是近几年迅速发展起来的计算机软件、硬件和微电子交叉的现代电子设计学科,EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言HDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)
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EDA实验报告(四选⼀、四位⽐较器、加法器、计数器、巴克码发⽣器)实验1 4选1数据选择器的设计⼀、实验⽬的1.学习EDA软件的基本操作。
2.学习使⽤原理图进⾏设计输⼊。
3.初步掌握器件设计输⼊、编译、仿真和编程的过程。
4.学习实验开发系统的使⽤⽅法。
⼆、实验仪器与器材1.EDA开发软件⼀套2. 微机⼀台3. 实验开发系统⼀台4. 打印机⼀台三、实验说明本实验通过使⽤基本门电路完成4选1数据选择器的设汁,初步掌握EDA设计⽅法中的设汁输⼊、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证,在实验开发系统上选择⾼、低电平开关作为输⼊,选择发光⼆极管显⽰输出电平值。
本实验使⽤Quartus II软件作为设计⼯具,要求熟悉Quartus II软件的使⽤环境和基本操作,如设计输⼊、编译和适配的过程等。
实验中的设计⽂件要求⽤原理图⽅法输⼊,实验时,注意原理图编辑器的使⽤⽅法。
例如,元件、连线、⽹络爼的放巻⽅法和放⼤、缩⼩、存盘、退岀等命令的使⽤。
学会管脚锁定以及编程下载的⽅法等。
四、实验要求1.完成4选1数据选择器的原理图输⼊并进⾏编译;2.对设计的电路进⾏仿真验证:3.编程下载并在实验开发系统上验证设计结果。
五、实验结果管脚分配:N;如kne DteOwn LccatMi Pwecgj G【c^p I/ODo-l 2 GC6P I ifo Xfl-c t nk A Igt PHJ V21Bl NO AS-VLUTrifd2?B Irpjt PIW.VI DJ_W ^>VLVTTl(d 3? co1r(xt P1M IPS5a^Lumid 庐Cl Irpul P1W.KC654a>vivin(d 5* C213P1KLP2S M」JO a>vLum(d 6* C3Inpjt叽⼼:■? ^3-VLVTn(d I* GK incut PJWJtfH7B7JJ1 a>VLUTn(d8o v O J U X A7B7 M J S3-VLVTn(d9<wvx4fr?实验2 四位⽐较器⼀、实验⽬的1. 设计四位⼆进制码⽐较器,并在实验开发系统上验证。
一种七位巴克码数据发送卡的设计
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《 自动化技术与应用 》2 0 1 0 年第 2 9 卷第 1 期
经验交流
Technical Com munications
地址的方式。具体设计采用 PLC 的数据存储区 DM 区 作为间接地址区, 与 DCS 通信 I/O 区建立联系, 再将 DM 区与 PLC I/O 区相对应。如将 DCS 的 %WB000301 位 通信 I/O 地址与 D0000.00 位地址对应,D0000.00 再对照 PLC 的 I0000.00 位物理输入点, 按照这种方法就建立了 一张上下位机地址分配、对应表 由于 DCS 已经集成了 现成的 MODBUS 软件包, 不用手动编程去实现校验码 的计算 , 因而大大提高了工作的效率 , 剩下的工作就是 直接在画面上组态就是了 , 这里就不再赘述。
Techniques of Automation & Applications | 91
《 自动化技术与应用 》2 0 1 0 年第 2 9 卷第 1 期
经验交流
Technical Com munications
n n− j R ( j ) = ∑ xi x i+ j = 0或 ± 1 i =1 0
3
系统总体设计
其中“+ ”表示取值为高电平 1, “- ”表示取值为低 电平 0 。 以 7 位巴克码组 { + + + 它的自相关函数如下 : ① 当 j=0 时 ② 当 j= ± 1, ± 3, ± 5, ± 7 时 ③ 当 j= ± 2, ± 4, ± 6 时 R( j ) = 7 ; R( j)= 0; R(j ) = -1 ; - + - } 为例 , 求出
基于SystemView的巴克码识别器的课程设计报告解析
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湖南科技大学信息与电气工程学院课程设计报告课程:通信原理题目:巴克码识别器仿真设计专业:班级:姓名:学号:2016年07月10日任务书目录摘要______________________________________________________________________ - 1 - 第一章:设计原理与仿真软件介绍____________________________________________ - 3 - 1.1 巴克码简介 _________________________________________________________ - 3 - 1.2 群同步原理 _________________________________________________________ - 4 - 1.3 连贯式插人法 _______________________________________________________ - 4 - 1.4 system view简介____________________________________________________ - 4 - 第二章:模块电路设计与参数设置____________________________________________ - 4 - 2.1 原理框图 ____________________________________________________________ - 4 - 2.1 巴克码生成电路 ______________________________________________________ - 5 - 2.2 时钟信号实现 ________________________________________________________ - 5 - 2.3 PN序列产生器________________________________________________________ - 6 - 2.4 检测电路 ____________________________________________________________ - 8 - 第三章仿真设计步骤______________________________________________________ - 8 - 3.1 系统设计步骤 ________________________________________________________ - 8 - 第四章仿真分析_________________________________________________________ - 10 - 4.1 各分析接收图符的波形 _______________________________________________ - 10 - 4.2 各波形频谱图 _______________________________________________________ - 12 - 第五章总结_____________________________________________________________ - 14 - 5.1 出现的问题及解决办法 _______________________________________________ - 14 - 5.2 个人总结 ___________________________________________________________ - 14 - 参考文献_________________________________________________________________ - 15 -摘要数字通信系统中群同步码的巴克码的特点和巴克码识别器的原理是整个设计的思想,给出了利用动态通信系统仿真软件SystemView对巴克码识别器的仿真设计及分析方法.PN序列产生器的原理和巴克码识别器的工作过程,利用动态通信系统仿真软件SystemView设计了由数据发生器、时钟发生器、PN序列发生器、8位移位寄存器、加法器及逻辑比较器构成的巴克码识别器的仿真电路,并对此次仿真过程中的图符参数设置及巴克码生成波形,巴克码识别输出波形,检测器检测单峰脉冲、数据与时钟的波形覆盖图等仿真结果加以分析。
巴克码发生器完整版
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巴克码发生器一、实验目的1.实现一个在通信领域中经常使用的巴克码发生器。
2.掌握用大规模可编程逻辑器件实现时序电路的方法。
二、实验仪器与器材1.EDA开发软件一套2.微机一台3.实验开发系统一台4.打印机一台5.其他器材与材料若干三、实验说明巴克码发生器在数据通信、雷达和遥控领域有相当广泛的应用。
它能自动产生周期性的序列。
本实验要求产生的序列码信号为{1110010},可以用寄存器或同步时序电路实现。
为了能够通过实验开发系统验证试验效果,可以使用两个输出端,其中一个输出端同时输出巴克码,另一个输出端输出节拍。
四、实验步骤1.巴克码的VHDL程序如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity bakema isport(clk:in std_logic;dout,zhishi:out std_logic); end entity ;architecture behave of bakema issignal count7:integer range 0 to 6; beginprocess(clk)beginzhishi<=not clk;if clk'event and clk='1' thenif count7<6 thencount7<=count7+1;else count7<=0;end if;end if;end process;process(count7)begincase count7 iswhen 0=>dout<='1';when 1=>dout<='1';when 2=>dout<='1';when 3=>dout<='0';when 4=>dout<='0';when 5=>dout<='1';when 6=>dout<='0';when others=>dout<='0';end case;end process;end behave;3.在这里用数码管和一个发光二极管作为指示节拍,另一个发光二极管显示产生的巴克码,随着数码管显示1到7,二极管显示1110010序列。
一种七位巴克码数据发送卡的设计
![一种七位巴克码数据发送卡的设计](https://img.taocdn.com/s3/m/e6e96646b307e87101f696c9.png)
对于 7 位的巴克码组, 码元的不同排序又可衍生其 它类型码组 ,7 位巴克码组有 7 种不同的码型, 与之相对 应的又有 7 种不同的反码 , 7 种不同组合码型见表 2 。
图2
系统结构框图
整个系统以单片机和 CPLD 作为核心控制器进行设 计。系统设计有波形发生器, 在波形发生器基准信号基 础上实现了双机通信、并行数据的双端 RAM 读取、移 位寄存器数据写入、巴克码数据输出归零等功能。同时 根据系统设计要求 , 上位机控制软件可实现对巴克码信 息内容实时修改, 对机载产品进行多种状态测试。系统 设计结构框图如图 2 所示。
图3
波形发生器产生时序图
表3
组合情况表
波形发生器产生的波形时序是系统工作的时钟基 准 , 包括路同步、移位脉冲和归零信号三路同步信号。 路同步信号是勤务信号 , 它是单片机程序工作的时钟基 准源, 移位脉冲用于移出 CPLD 内移位寄存器的数据, 归
92 | Techniques of Automation & Applications
经验交流
Technical Com munications
《自动化技术与应用》2 0 1 0 年第 2 9 卷第 1 期
一种七位巴克码数据发送卡的设计 *
周治良, 张传军, 鲍启元, 江伟伟
( 中国人民解放军第五七一五工厂 , 河南 洛阳 471000)
摘 要 : 巴克码是数字通信中常用的信息同步码型 ; 提出一种 7 位巴克码数据发送卡的设计方法 ; 介绍了巴克码应用背景 , 阐述了 80C196KB 单片机、EPM7128SLC 可编程逻辑器件的使用方法,利用上述芯片和分立元件设计并实现 7 位巴克码数据发送卡; 介绍了并口 EPP 模式下巴克码的控制过程, 给出了巴克码数据发送卡部分设计电路, 介绍了码型实现过程; 通过实践证明了该 发送卡能够实现 7 位巴克码的生成与输出, 完全满足某型俄制机载产品测试要求。 关键词: 巴克码; 单片机; 可编程逻辑器件 ; EP P 中图分类号 :TP216.1 文献标识码 :B 文章编号 :1003-7241(2010)01-0091-04
巴克码识别器的设计与FPGA的实现(1)
![巴克码识别器的设计与FPGA的实现(1)](https://img.taocdn.com/s3/m/e8bd4afa700abb68a982fbc3.png)
别器就输出一个同步脉冲,两个同步脉冲(相关峰)之间刚 好相距31个时钟周期,端口输出数据完全正确。然后将综合 后生成的网表文件通过ByteBlaste下载电缆,以在线配置的 方式下载到 EPF10K10LC84-4器件中,从而完成了器件的编 程。上电后,在输入端加入待编码信息,用数字存储示波器 测试巴克码识别器的输出,实测结果完全正确,达到了设计 要求。 5 结束语
本文探讨用FPGA(现场可编程门阵列)设计巴克码识别 器。 1 巴克码
巴克码是一种有限长的非周期序列。其定义如下:一个 n 位长的码组{x1,x2,x3,…,xn},其中xi的取值为 +1或-1, 若它的局部相关函数R(j)满足下式:
★基金项目:陕西省教育厅科研基金项目(01JK121)
110
FPGA
科技广场 2006.4
巴克码识别器的设计与 FPGA 的实现
Design of Identifier with Barker Code and Implement with FPGA
龙光利 Long Guangli (陕西理工学院电信工程系,汉中 723003) (Dept.of E.I.of Shanxi University of Tecnology, Hanzhong
circuit design a producer of seven-Barker code too,its period is thirty-one.After editing,compiling and
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摘要本课程设计主要是利用QUARTERSⅡ设计一个8位巴克码代码发生器,当识别到一组代码时,输出一个高电平脉冲。
巴克码主要用于通信系统中的帧同步,其特点是具有尖锐的自相关函数,便于与随机的数字信息相区别,易于识别,出现伪同步的可能性小。
巴克码是一种具有特殊规律的二进制码组,它是一种非周期序列。
关键词:QUARTERSⅡ,巴克码,信号发生器,序列1绪论在通信系统中,同步技术起着相当重要的作用。
通信系统能否有效地、可靠地工作,很大程度上依赖于有无良好的同步系统。
通信系统中的同步可分为载波同步、位同步、帧同步等几大类。
当采用同步解调或相干检测时,接收端需要提供一个与发射端调制载波同频同相的相干载波,获得此相干载波的过程称为载波提取,或称为载波同步。
而在数字通信中,消息是一串连续的信号码元序列,解调时常须知道每个码元的起止时刻。
因此,就要求接收端必须能产生一个用作定时的脉冲序列,以便与接收的每一个码元的起止时刻一一对齐。
在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步。
数字通信中的消息数字流总是用若干码元组成一个“字”,又用若干“字”组成一“句”。
因此,在接收这些数字流时,同样也必须知道这些“字”、“句”的起止时刻,在接收端产生与“字”、“句”起止时刻相一致的定时脉冲序列,统称为群同步或帧同步。
当通信是在两点之间进行时,完成了载波同步、位同步和帧同步之后,接收端不仅获得了相干载波,而且通信双方的时标关系也解决了,这时,接收端就能以较低的错误概率恢复出数字信息。
在数字通信系统中,实现帧同步的方法通常有两种:起止式同步法和集中式插入同步法。
起止式同步比较简单,一般是在数据码元的开始和结束位置加入特定的起始和停止脉冲来表示数据帧的开始和结束。
另外在计算机RS232串口通信中通常也使用类似方法。
而在集中式插入同步法中,要求插入的同步码在接收端进行同步识别时出现伪同步的概率尽可能小,并且要求该码组具有尖锐的自相关函数以便于识别。
同时接收机端的同步码识别器要尽量简单。
目前用得比较广泛的是性能良好的巴克(Barker)码。
2 巴克码简介巴克码主要用于通信系统中的帧同步,其特点是具有尖锐的自相关函数,便于与随机的数字信息相区别,易于识别,出现伪同步的可能性小。
巴克码是一种具有特殊规律的二进制码组,它是一种非周期序列。
一个n位的巴克码组为{ ,:,,. ,},其中的取值是+1或一1,其局部自相关函数为:目前已发现的所有巴克码组如表1:表1 已发现的巴克码组其中,“+”表示取值为高电平1,“一”表示取值为低电平0。
依要求及上面的巴克码组可知,8位的巴克码发生器应在输入时钟信号作用下依次产生“01110010”的码元序列。
3 Quarters Ⅱ设计软件介绍3.1 VHDL发展史及特点VHDL诞生于1982年。
随后各EDA公司相继推出了自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言。
1993年,IEEE对VHDL进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL的内容,公布了新版本的VHDL,即IEEE标准的1076-1993版本,(简称93版)。
现在,VHDL和Verilog作为IEEE的工业标准硬件描述语言,又得到众多EDA公司的支持,在电子工程领域,已成为事实上的通用硬件描述语言。
有专家认为,在新的世纪中,VHDL于Verilog语言将承担起大部分的数字系统设计任务。
VHDL 的英文全写是:VHSIC(Very High Speed Integrated Circuit)Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。
因此它的应用主要是应用在数字电路的设计中。
目前,它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。
当然在一些实力较为雄厚的单位,它也被用来设计ASIC。
VHDL主要用于描述数字系统的结构,行为,功能和接口。
除了含有许多具有硬件特征的语句外,VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。
VHDL语言特点(1)VHDL语言功能强大、设计灵活。
VHDL具有功能强大的语言结构,可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能,层层细化,最后可直接生成电路级描述。
VHDL支持同步电路、异步电路和随机电路的设计,这是其他硬件描述语言虽不能比拟的。
VHDL还支持各种设计方法,既支持自底向上的设计,又支持自顶向下的设计;既支持模块化设计,又支持层次化设计。
(2)支持广泛、易于修改。
由于VHDL已经成为IEEE标准所规范的硬件描述语言,目前大多数EDA工具几乎都支持VHDL,这为VHDL的进一步推广和广泛应用奠定了基础。
在硬件电路设计过程中,主要的设计文件是用VHDL编写的源代码,因为VHDL易读和结构化,所以易于修改设计。
(3)强大的系统硬件描述能力。
VHDL具有多层次的设计描述功能,既可以描述系统级电路,又可以描述门级电路。
而描述既可以采用行为描述、寄存器传输描述或结构描述,也可以采用三者混合的混合级描述。
另外,VHDL支持惯性延迟和传输延迟,还可以准确地建立硬件电路模型。
VHDL支持预定义的和自定义的数据类型,给硬件描述带来较大的自由度,使设计人员能够方便地创建高层次的系统模型。
(4)独立于器件的设计、与工艺无关。
设计人员用VHDL进行设计时,不需要首先考虑选择完成设计的器件,就可以集中精力进行设计的优化。
当设计描述完成后,可以用多种不同的器件结构来实现其功能。
(5)很强的移植能力。
VHDL是一种标准化的硬件描述语言,同一个设计描述可以被不同的工具所支持,使得设计描述的移植成为可能。
(6)易于共享和复用。
VHDL采用基于库(Library)的设计方法,可以建立各种可再次利用的模块。
这些模块可以预先设计或使用以前设计中的存档模块,将这些模块存放到库中,就可以在以后的设计中进行复用,可以使设计成果在设计人员之间进行交流和共享,减少硬件电路设计。
(7)VHDL丰富的仿真语句和库函数,使得在任何大系统的设计早期就能查验设计系统的功能可行性,随时可对设计进行仿真模拟。
(8)VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。
符合市场需求的大规模系统高效,高速的完成必须有多人甚至多个代发组共同并行工作才能实现。
对于用VHDL完成的一个确定的设计,可以利用EDA工具进行逻辑综合和优化,并自动的把VHDL描述设计转变成门级网表。
(9)VHDL对设计的描述具有相对独立性,设计者可以不懂硬件的结构,也不必管理最终设计实现的目标器件是什么,而进行独立的设计。
总之,由于VHDL语言有这么多优点和特点,因此它被广泛的应用在电路系统的设计和器件的设计仿真中。
3.2 Quarters Ⅱ应用Quarters Ⅱ是Altera公司推出的新一代开发软件,适合于大规模逻辑电路设计,是Altera公司的第4代可编程逻辑器件集成开发环境,提供了从设计输入到器件编程的全部功能,与Max+plus Ⅱ相比,Quarters Ⅱ设计软件增加了网络编辑功能,提升了调试能力,解决了潜在的设计延迟,同时其强大的设计能力和直观易用的接口,受到数字系统设计者的普遍欢迎。
Quarters Ⅱ开发系统具有以下主要特点:Quarters Ⅱ可以产生并识别EDIF网表文件、VHDL网表文件和Verilog HDL网表文件,为第三方EDA工具提供了方便的接口。
Quarters Ⅱ支持一个工作组环境下的设计要求,包括支持基于Internet的协作设计,与Cadence,ExemplarLogic,MentorGraphics,Synopsys和Synplicity等EDA 供应商的开发工具相兼容。
Quarters Ⅱ作为一种设计环境,除支持Altera的APEX 20KE,APEX 20KC,APEXⅡ,ARM的Excalibur嵌入式处理器方案,Mercury,FLEX10KE和ACEX1K之外,还支持MAX3000A 和MAX7000系列乘积项器件。
Quarters Ⅱ增加了一个新的快速适配编译选项,可缩短50%的编译时间。
快速适配功能保留了最佳性能的设置,加快了编译过程,编译速度更快,对设计性能的影响最小[3]境,或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言。
Quarters Ⅱ设计软件界面如图3.1所示。
图3.1 Quarters Ⅱ设计软件界面4设计原理序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号,当序列检测器连续收到一组串行二进制码后,如果这组码与检测器中预先设置的码相同,则输出1,否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的,这就要求检测器必须记住前一次的正确码及正确序列,直到在连续的检测中所收到的每一位码都与预置数的对应码相同。
在检测过程中,任何一位不相等都将回到初始状态重新开始检测。
在本次设计中首先要设计一个巴克码发生器,然后再设计巴克码检测器。
4.1 巴克码发生器发生器原理:N位触发器构成的计数器可产生M个代码。
原理图:图4.1巴克码发生器原理图当计数脉冲不断进入由Q3Q2Q1组成的三位二进制异步计数器时,3-8译码器的8个输出经反相器后顺序输出高电平。
其中五路信号经“或非”后再和其中3路“或”,在Y端便可顺序产生11000100代码序列。
代码序列发生:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bak1 isport( clk,reset: in std_logic;dout:out std_logic);end bak1;architecture a of bak1 issignal count :std_logic_vector(2 downto 0);signal tmp1:std_logic;begindout<=tmp1;process(clk,reset)beginif reset='0' thencount<=(others=>'0');elsif rising_edge(clk) thencount<=count+1;case count iswhen "000"=>tmp1<='1' ;when "001"=>tmp1<='1' ;when "010"=>tmp1<='1' ;when "011"=>tmp1<='0' ;when "100"=>tmp1<='0' ;when "101"=>tmp1<='1' ;when "110"=>tmp1<='0' ;when "111"=>tmp1<='1' ;when others=>tmp1<='0';end case;end if;end process;end a;5 编译与仿真5.1 程序编译按要求安装好Quarters Ⅱ,打开已安装好的软件并新建一个工程图5.1 新建工程完成后选择芯片,由于本次设计要求用到EP1C3T144C8芯片,因此如图5.2中选择该芯片。