实验三-8线3线优先编码器
实验三 3-8译码器的功能测试及仿真
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电子技术实验台1台2．数字万用表1块3．导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
编码器模电实验报告
一、实验目的1. 理解编码器的工作原理及其在数字电路中的应用。
2. 掌握编码器的基本电路结构及其性能指标。
3. 通过实验，验证编码器的功能，提高对数字电路实验操作和数据分析的能力。
二、实验原理编码器是一种将模拟信号或数字信号转换成数字信号的设备。
在数字电路中，编码器广泛应用于数据传输、信号处理等领域。
本实验主要研究8位优先编码器。
8位优先编码器具有8个输入端（I0-I7）和3个输出端（Y2、Y1、Y0）。
当输入端中有一个或多个高电平时，编码器将输出对应的二进制编码。
在8位优先编码器中，输入端I0具有最高优先级，I7具有最低优先级。
三、实验器材1. 实验台2. 8位优先编码器芯片（如74LS148）3. 示波器4. 函数信号发生器5. 逻辑分析仪6. 万用表7. 连接线四、实验步骤1. 搭建实验电路：根据实验电路图，将8位优先编码器芯片、示波器、函数信号发生器、逻辑分析仪等实验器材连接好。
2. 输入信号测试：使用函数信号发生器产生一系列输入信号，观察输入信号的变化。
3. 输出信号观察：使用示波器或逻辑分析仪观察编码器的输出信号。
4. 数据分析：根据实验结果，分析编码器的功能、性能指标等。
五、实验结果与分析1. 实验结果：（1）当输入端I0为高电平时，输出端Y2、Y1、Y0分别为110，表示编码器输出二进制数110。
（2）当输入端I1为高电平时，输出端Y2、Y1、Y0分别为101，表示编码器输出二进制数101。
（3）以此类推，当输入端I7为高电平时，输出端Y2、Y1、Y0分别为000，表示编码器输出二进制数000。
2. 数据分析：（1）实验结果表明，8位优先编码器能够将输入端的高电平信号转换为对应的二进制编码。
（2）编码器具有优先级功能，当多个输入端同时为高电平时，编码器只输出优先级最高的输入端编码。
（3）实验过程中，观察到的输出信号波形与理论分析一致，验证了编码器的功能。
六、实验结论1. 通过本次实验，掌握了8位优先编码器的工作原理及其在数字电路中的应用。
数字电子技术 实验报告
实验一组合逻辑电路设计与分析1.实验目的（1）学会组合逻辑电路的特点；（2）利用逻辑转换仪对组合逻辑电路进行分析与设计。
2.实验原理组合逻辑电路是一种重要的数字逻辑电路：特点是任何时刻的输出仅仅取决于同一时刻输入信号的取值组合。
根据电路确定功能，是分析组合逻辑电路的过程，一般按图1-1所示步骤进行分析。
图1-1 组合逻辑电路的分析步骤根据要求求解电路，是设计组合逻辑电路的过程，一般按图1-2所示步骤进行设计。
图1-2 组合逻辑电路的设计步骤3.实验电路及步骤（1）利用逻辑转换仪对已知逻辑电路进行分析。
a.按图1-3所示连接电路。
b.在逻辑转换仪面板上单击由逻辑电路转换为真值表的按钮和由真值表导出简化表达式后，得到如图1-4所示结果。
观察真值表，我们发现：当四个输入变量A,B,C,D中1的个数为奇数时，输出为0，而当四个输入变量A,B,C,D 中1的个数为偶数时，输出为1。
因此这是一个四位输入信号的奇偶校验电路。
图1-4 经分析得到的真值表和表达式（2）根据要求利用逻辑转换仪进行逻辑电路的设计。
a.问题提出：有一火灾报警系统，设有烟感、温感和紫外线三种类型不同的火灾探测器。
为了防止误报警，只有当其中有两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号，试设计报警控制信号的电路。
b.在逻辑转换仪面板上根据下列分析出真值表如图1-5所示：由于探测器发出的火灾探测信号也只有两种可能，一种是高电平（1），表示有火灾报警；一种是低电平（0），表示正常无火灾报警。
因此，令A、B、C分别表示烟感、温感、紫外线三种探测器的探测输出信号，为报警控制电路的输入、令F 为报警控制电路的输出。
图1-5 经分析得到的真值表（3）在逻辑转换仪面板上单击由真值表到处简化表达式的按钮后得到最简化表达式AC+AB+BC。
4.实验心得通过本次实验的学习，我们复习了数电课本关于组合逻辑电路分析与设计的相关知识，掌握了逻辑转换仪的功能及其使用方法。
编码器与译码器实验报告
本科学生设计性实验报告
学号124100158 姓名颜洪毅
学院信息学院专业、班级计算机科学与技术
实验课程名称数字逻辑与数字系统
教师及职称王坤
开课学期2013 至2014 学年第一学期
填报时间2013 年10 月20 日
云南师范大学教务处编印
3.实验设备及材料
1、数字电路实验台1台
2、集成电路芯片
74LS148(8-3优先编码器) 1片
74LS138(3-8译码器) 1片
74LS48(七段数码管译码器) 1片
自选芯片若干
4.实验方法步骤及注意事项
(1)、运用数字逻辑的基本原理,选用相应材料连接各芯片功能测试原理图与简易
呼叫器的原理图。
(2)、参照设计好的电路图,完成电路接线。
(3)、根据设计要求完成电路逻辑功能与数据的验证。
5.实验数据处理方法
将所得数据列表处理,对比实验结果。
6.参考文献
无
教师对实验设计方案的意见
签名:
年月日1.实验现象与结果
74LS138
74LS148
74LS47
呼叫器
2.对实验现象、实验结果的分析及其结论
实验结果符合各芯片逻辑功能特点
1.本次实验成败及其原因分析
本次实验很成功！
1、实验仪器与器材均正常工作且无损伤;
2、实验线路连接正确;
3、正确的实验操作。
2.本实验的关键环节及改进措施
关键环节:电路原理图的构建
指导教师评语及评分:
签名: 年月日。
vhdl实验报告
专用集成电路实验报告13050Z011305024237X德文实验一开发平台软件安装与认知实验实验内容1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。
下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。
2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。
源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Unment the following lines to use the declarations that are-- provided for instantiating Xilinx primitive ponents.--library UNISIM;--use UNISIM.Vponents.all;entity ls74138 isPort ( g1 : in std_logic;g2 : in std_logic;inp : in std_logic_vector(2 downto 0);y : out std_logic_vector(7 downto 0));end ls74138;architecture Behavioral of ls74138 isbeginprocess(g1,g2,inp)beginif((g1 and g2)='1') thencase inp iswhen "000"=>y<="00000001";when "001"=>y<="00000010";when "010"=>y<="00000100";when "011"=>y<="00001000";when "100"=>y<="00010000";when "101"=>y<="00100000";when "110"=>y<="01000000";when "111"=>y<="10000000";when others=>y<="00000000";end case;elsey<="00000000";end if;end process;end Behavioral;波形文件：生成元器件及连接电路思考：有程序可以看出，定义了三个输入端，一个输出端。
优先8_3编码器
8_3优先编码器详细设计版本 1.0日期：2014年3月8日版本信息版本日期描述作者V1.08/3/20141设计目标1.1功能定义本文描述8—3线优先编码器的总体设计方案。
通过3位二进制对8位二进制进行编码。
1.2引脚描述1.2.1 8—3线优先编码器接口定义表2.2 8—3线优先编码器接口信号引脚名称类型位宽功能描述In I8要求其输入的8bit数据。
1.2.2 32bit 前导零单元与后一级的接口定义表2.2 8—3线优先编码器接口信号引脚名称类型位宽功能描述out O3要求其输出3bit数据。
2 模块设计module code8_3(in,out)input [7:0] in;output [2:0] out;wire [7:0] in;reg [2:0] out;always @(in)beginif(in[7]==1)out=3’111;else if(in[6]==1)out=3’b110;else if(in[5]==1)out=3’101;else if(in[4]==1)out=3’b100;else if(in[3]==1)out=3’b011;else if(in[2]==1)out=3’b010;else if(in[1]==1)out=3’b001;else if(in[0]==1)out=3’b000;default:out=3’bx;endendmodule3测试本单元电路控制逻辑采用systemverilog断言描述状态信息测试，数据通路部分用采用sysetemverilog随机验证的方法，并结合覆盖率检测，做到100%验证。
4设计开发环境语言级设计：Verilog综合工具：Synopsys physical compilerFPGA设计和仿真工具：ISE13.2，synopsys VCS布局和布线工具：appllo ,模拟设计和仿真工具: hspice,寄生参数提取和仿真工具: star_sim RC5设计开发计划序号时间工作内容说明1。
3-8译码器课程设计报告
EDA技术实验报告—3-8译码器的设计一．实验目的1.通过一个简单的3-8译码器的设计，掌握组合逻辑电路的设计方法。
2.掌握组合逻辑电路的静态测试方法。
3.初步了解QUARTUSⅡ软件的基本操作和应用。
4.初步了解可编程逻辑器件的设计全过程。
二．实验原理3-8译码器的三输入，八输出。
输入信号N用二进制表示，对应的输出信号N输出高电平时表示有信号产生，而其它则为低电平表示无信号产生。
其真值表如下图所示：当使能端指示输入信号无效或不用对当前的信号进行译码时，输出端全为高电平，表示任何信号无效。
三．实验内容用三个拨动开关来表示三八译码器的三个输入(A,B,C),用八个LED来表示三八译码器的八个输出（D0-D7）。
通过与实验箱的FPGA接口相连，来验证真值表中的内容。
表1-2拨动开关与FPGA管脚连接表表1-3LED 灯与FPGA管脚连接表(当FPGA与其对应的接口为高电平时，LED会发亮)四．实验歩骤1.建立工程文件2．建立图形设计软件（1）将要选择的器件符号放置在图形编辑器的工作区域，用正交节点工具将原件安装起来，然后定义端口的名称。
结果如下图：3.编译前设置（1）选择目标芯片（2）选择目标芯片的引脚状态4.对设计文件进行编译五．管脚的分配根据表1-2和1-3的数据进行管脚的设置1六．对文件进行仿真按下Report按钮观察仿真结果，如下：6.从设计文件到目标器件的加载七．实验现象以及结果文件加载到目标器件后，拨动拨动开关，LED灯会按照真值表对应的灯点亮。
八．实验心得通过本次实验，加深了自己对EDA技术的理解并提高了操作能力。
但是，在实验中仍然遇到了很多困难，还需提高。
实验三 3-8译码器的功能测试及仿真
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电子技术实验台1台2．数字万用表1块3．导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
数字电路仿真实验报告
数字电路仿真实验报告姓名：学号：班级：实验一组合逻辑电路设计与分析 (4)1.实验目的 (4)2.实验原理 (4)3.实验电路及步骤 (4)4.思考题 (7)5.实验心得 (9)实验二编码器、译码器电路仿真实验 (10)1.实验目的 (10)2.实验原理 (10)3.实验电路及步骤 (10)3.1电路 (10)3.2 步骤 (11)4.思考题 (13)5.实验心得 (15)实验三竞争冒险电路仿真实验 (16)1.实验目的 (16)2.实验原理 (16)3.实验电路及步骤 (16)3.1电路 (16)3.2步骤 (17)4.思考题 (23)5.实验心得 (25)实验四触发器电路仿真实验 (26)1.实验目的 (26)2.实验原理 (26)3.实验电路及步骤 (26)3.1电路 (27)3.2步骤 (28)4.思考题 (29)5.实验心得 (31)实验五计数器电路仿真实验 (32)1.实验目的 (32)2.实验原理 (32)3.实验电路及步骤 (33)3.1电路 (33)3.2步骤 (35)4.思考题 (38)5．实验心得 (42)实验六任意N进制数电路仿真实验 (43)1. 实验目的 (43)2. 实验原理 (43)3. 实验电路和步骤 (43)4. 思考题 (46)5．实验心得 (50)实验七数字抢答器的设计 (51)1. 设计任务与要求 (51)2. 预习要求 (51)3. 设计原理与参考电路 (51)4. 实验内容及方法 (52)5. 实验报告及心得： (54)6. 思考题 (54)实验一组合逻辑电路设计与分析1.实验目的（1）学会组合逻辑电路的特点；（2）利用逻辑转换仪对组合逻辑电路进行分析与设计。
2.实验原理组合逻辑电路是一种重要的数字逻辑电路：特点是任何时刻的输出仅仅取决于同一时刻输入信号的取值组合。
根据电路确定功能，是分析组合逻辑电路的过程，一般按图1-1所示步骤进行分析。
组合逻辑电路逻辑表达式最简表达式真值表确切电路功能图1-1 组合逻辑电路的分析步骤根据要求求解电路，是设计组合逻辑电路的过程，一般按图1-2所示步骤进行设计。
数电综合实验报告(3篇)
第1篇一、实验目的1. 巩固和加深对数字电路基本原理和电路分析方法的理解。
2. 掌握数字电路仿真工具的使用，提高设计能力和问题解决能力。
3. 通过综合实验，培养团队合作精神和实践操作能力。
二、实验内容本次实验主要分为以下几个部分：1. 组合逻辑电路设计：设计一个4位二进制加法器，并使用仿真软件进行验证。
2. 时序逻辑电路设计：设计一个4位计数器，并使用仿真软件进行验证。
3. 数字电路综合应用：设计一个数字时钟，包括秒、分、时显示，并使用仿真软件进行验证。
三、实验步骤1. 组合逻辑电路设计：（1）根据题目要求，设计一个4位二进制加法器。
（2）使用Verilog HDL语言编写代码，实现4位二进制加法器。
（3）使用ModelSim软件对加法器进行仿真，验证其功能。
2. 时序逻辑电路设计：（1）根据题目要求，设计一个4位计数器。
（2）使用Verilog HDL语言编写代码，实现4位计数器。
（3）使用ModelSim软件对计数器进行仿真，验证其功能。
3. 数字电路综合应用：（1）根据题目要求，设计一个数字时钟，包括秒、分、时显示。
（2）使用Verilog HDL语言编写代码，实现数字时钟功能。
（3）使用ModelSim软件对数字时钟进行仿真，验证其功能。
四、实验结果与分析1. 组合逻辑电路设计：通过仿真验证，所设计的4位二进制加法器能够正确实现4位二进制加法运算。
2. 时序逻辑电路设计：通过仿真验证，所设计的4位计数器能够正确实现4位计数功能。
3. 数字电路综合应用：通过仿真验证，所设计的数字时钟能够正确实现秒、分、时显示功能。
五、实验心得1. 通过本次实验，加深了对数字电路基本原理和电路分析方法的理解。
2. 掌握了数字电路仿真工具的使用，提高了设计能力和问题解决能力。
3. 培养了团队合作精神和实践操作能力。
六、实验改进建议1. 在设计组合逻辑电路时，可以考虑使用更优的电路结构，以降低功耗。
2. 在设计时序逻辑电路时，可以尝试使用不同的时序电路结构，以实现更复杂的逻辑功能。
实验三 3-8译码器的功能测试及仿真
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电子技术实验台1台2．数字万用表1块3．导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
实验三--8-3优先编码器和3-8线译码器
实验三 8-3优先编码器和3-8线译码器一、实验目的1、熟悉常用编码器，译码器的功能逻辑。
2、熟悉VHDL的代码编写方法。
3、掌握复杂译码器的设计方法。
二、实验原理2、逻辑表达式：Y2=X4&X5&X6&X7Y1=~(~(X2)&X4&X5|~(X3)&X4&X5|~(X6)|~(X7));Y0=~(~(X1)&x2&X4&X6|~(X3)&X4&X6|~(X5)&X6|~(X7));2、3-8线码器总体思路以EP2C5中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七段LED数码管上显示出来。
三、实验连线1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上。
四、实验步骤及波形按照步骤三正确连线，参考实验二步骤，完成项目的建立，文件的命名，文件的编辑，语法检查，引脚分配，编译，下载。
8-3优先编码器参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY encode ISPORT(XINA :IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y0,Y1,Y2: OUT STD_LOGIC;OUTA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);LEDW: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END encode;ARCHITECTURE ADO OF encode ISSIGNAL LED: STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL XIN: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINXIN<=XINA;LEDW<="000";PROCESS (XIN)BEGINCASE XIN ISWHEN x"00" => OUTA<=x"3F";WHEN x"01" => OUTA<=x"06";WHEN x"02" => OUTA<=x"5B";WHEN x"04" => OUTA<=x"4F";WHEN x"08" => OUTA<=x"66";WHEN x"10" => OUTA<=x"6D";WHEN x"20" => OUTA<=x"7D";WHEN x"40" => OUTA<=x"07";WHEN x"80" => OUTA<=x"3F";WHEN OTHERS => OUTA<=x"3F";END CASE;END PROCESS;PROCESS (XIN)BEGINCASE XIN ISWHEN x"01" => LED<="001";WHEN x"02" => LED<="010";WHEN x"04" => LED<="011";WHEN x"08" => LED<="100";WHEN x"10" => LED<="101";WHEN x"20" => LED<="110";WHEN x"40" => LED<="111";WHEN x"80" => LED<="000";WHEN OTHERS => LED<="000";END CASE;END PROCESS;Y2<=LED(2);Y1<=LED(1);Y0<=LED(0);END ADO;3-8译码器参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DECODE ISPORT(DATA_IN :IN STD_LOGIC_VECTOR(2 DOWNTO 0);LEDOUT,DATA_OUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);LEDW :OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END DECODE;ARCHITECTURE ADO OF DECODE ISSIGNAL OUTA,D_OUT : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINLEDW<="000";PROCESS (DATA_IN)VARIABLE DIN: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINDIN:=DATA_IN;LEDOUT<=OUTA;DATA_OUT<=D_OUT;CASE DIN ISwhen "000" => OUTA<="00111111" ; --"0"when "001" => outa<="00000110" ; --"1"when "010" => outa<="01011011"; --"2"when "011" => outa<="01001111"; --"3"when "100" => outa<="01100110"; --"4"when "101" => outa<="01101101"; --"5"when "110" => outa<="01111101"; --"6"when "111" => outa<="00000111"; --"7"WHEN OTHERS => OUTA<="XXXXXXXX";END CASE;CASE DIN ISWHEN "000" => D_OUT<="00000000";WHEN "001" => D_OUT<="00000001";WHEN "010" => D_OUT<="00000010";WHEN "011" => D_OUT<="00000100";WHEN "100" => D_OUT<="00001000";WHEN "101" => D_OUT<="00010000";WHEN "110" => D_OUT<="00100000";WHEN "111" => D_OUT<="01000000";WHEN OTHERS=> D_OUT<="XXXXXXXX";END CASE;END PROCESS;END ADO;五、实验仿真8-3编码器引脚锁定如图：图5-1图5-2仿真波形如图：3-8译码器引脚锁定如图：图5-3波形如图：图5-4六、实验现象调试ok的EP2C5文件在文件夹decode中，可以直接调用。
3-8译码器实验报告
姓名: 桑贤超班级: 文自112-2班学号:201190519234 试验: 3-8译码器实验报告日期:2012.11.01 指导老师: 徐洪霞
一、实验报告的名称: 3-8译码器
二、本次实验的目的:
1.掌握译码器的测试方法。
2.掌握用译码器构成组合电路的方法。
3.了解中规模集成译码器的管脚分布，掌握其逻辑功能
三、设计过程:
1.工程编译源：功能编译和实际编译。
2.功能仿真：将功能编译后的结果进行仿真。
3.后仿真过程：将实际编译及我国仿真。
4.引脚锁定:将个信号按要求分配到相应引脚.
5.物理实现：将结果下载到所悬着的器件中
四、画出实验原理图,标明引脚连线,画出防真波形图,注明引脚.
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.在设置引脚时，一定要看电路板，以及电路图，找对各个输入输出接口对应的芯片引脚。
实验三-8线3线优先编码器
姓名学号实验日期成绩XXX XXXXXXX年月日实验三基本组合逻辑电路的PLD实现（2）●实验名称：利用原理图输入法与VerilogHDL输入法设计一个8线-3线优先编码器●实验目的:1.熟悉用可编程器件实现基本组合逻辑电路的方法。
2.进一步熟悉MAX+plus II软件的使用方法，熟悉原理图输入法和VerilogHDL输入法，进一步熟悉如何编译，器件选择，管脚分配和仿真。
●预习要求：1.回顾数字电路中关于优先编码器的相关知识。
●实验说明：1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2.优先编码器的功能是允许同时在几个输入端有输入信号，编码器按照输入信号的优先等级对同时输入的多路信号中优先级最高的一路进行编码。
3.8线-3线优先编码器的真值表如下图所示：●实验内容与步骤：1.新建一个属于自己的工程目录。
2.新建一张电路图文档，调用8线-3线优先编码器芯片74148（注意其均是低电平有效），完成设计。
3.对电路图进行编译，仿真。
4.用VerilogHDL语言方式编写一个8线-3线优先编码器。
5.完成编译，管脚分配，并对模块进行仿真。
●实验报告要求：1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：1. 8线-3线优先编码器电路图：2. 8线-3线优先编码器电路仿真波形：3 .8线-3线优先编码器Verilog代码：4. 8线-3线优先编码器Verilog代码仿真波形：。
电子设计自动化EDA技术实验三报告模板-8线-3线优先编码器设计[1]
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湖南安全职业技术学院实验报告课程名称电子设计自动化EDA技术实验项目名称8线-3线优先编码器设计实验学生班级电信0901实验学生姓名熊飞同组学生姓名颜林、陈伟实验时间实验地点EDA实训室实验成绩评定指导教师签字年月日24其中IN 表示输入编码位，Sel 为片选信号，Y 表示输出编码值，YS 与YEX 表示器件状态，“11”表示器件未选中，“01”表示无键按下，“10”表示器件工作态。
四、实验方案设计、实验方法 1. 实验方案8-3优先编码器的VHDL 描述有多种方法，设计过程中可以根据真值表采用case …when 语句、with …select 语句、if …then 结构等多种手段实现，也可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8-3优先编码器。
本实验中根据真值表用if-then 结构实现8-3优先编码器 2. 实验方法首先根据前文所述，对照真值表的列出的不同输入逻辑状态，分情况依次输出于输入的对应关系，而后编译综合，由开发系统自行实现电路功能。
五、实验步骤1. 设计输入 利用FILE\New 菜单输入VHDL 源程序，创建源文件2. 设计项目的创建1) 原文件存储…..2) 利用FILE\Project\Set Project … 3. 设计编译 ….IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 SelY0 Y1 Y2 YS YEX6管脚分配情况如图，所选器件为EPM7032AELCC44-43. 仿真波形8线-3线优先编码器的仿真波形如下图，从波形可以得出，输入输出满足前文真值表，电路功能达到设计要求4. 时序分析图上述时间分析可以得到，输出信号存在最大4.5时间延迟，它主要与器件速度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。
七、结论采用图形编程法实现了8线-3线优先编码器的设计，并完成了电路的设计编译、综合、逻辑仿真、时间分析，结果表明采用ALTRA的CPLD器件设计的8线-3线优先编码器，时间延迟为不超过4.5ns八、思考题8线-3线优先编码器的设计方法还可以通过什么方式实现？利用VHDL实现8线-3线优先编码器方法多样，还可以通过诸如case-when等其他结构实现…..8。
74148(8线—3线优先编码器)
PACKAGING INFORMATIONOrderable Device Status(1)PackageType PackageDrawingPins PackageQtyEco Plan(2)Lead/Ball Finish MSL Peak Temp(3)78027012A ACTIVE LCCC FK201TBD Call TI Level-NC-NC-NC7802701EA ACTIVE CDIP J161TBD Call TI Level-NC-NC-NC7802701FA ACTIVE CFP W161TBD Call TI Level-NC-NC-NC JM38510/36001B2A ACTIVE LCCC FK201TBD Call TI Level-NC-NC-NC JM38510/36001BEA ACTIVE CDIP J161TBD Call TI Level-NC-NC-NC JM38510/36001BFA ACTIVE CFP W161TBD Call TI Level-NC-NC-NC SN54148J OBSOLETE CDIP J16TBD Call TI Call TISN54LS148J ACTIVE CDIP J161TBD Call TI Level-NC-NC-NCSN74147N OBSOLETE PDIP N16TBD Call TI Call TISN74148J OBSOLETE CDIP J16TBD Call TI Call TISN74148N OBSOLETE PDIP N16TBD Call TI Call TISN74148N3OBSOLETE PDIP N16TBD Call TI Call TISN74LS147DR OBSOLETE SOIC D16TBD Call TI Call TISN74LS147N OBSOLETE PDIP N16TBD Call TI Call TISN74LS148D ACTIVE SOIC D1640Green(RoHS&no Sb/Br)CU NIPDAU Level-1-260C-UNLIMSN74LS148DE4ACTIVE SOIC D1640Green(RoHS&no Sb/Br)CU NIPDAU Level-1-260C-UNLIMSN74LS148DR ACTIVE SOIC D162500Green(RoHS&no Sb/Br)CU NIPDAU Level-1-260C-UNLIMSN74LS148DRE4ACTIVE SOIC D162500Green(RoHS&no Sb/Br)CU NIPDAU Level-1-260C-UNLIM SN74LS148J OBSOLETE CDIP J16TBD Call TI Call TISN74LS148N ACTIVE PDIP N1625Pb-Free(RoHS)CU NIPDAU Level-NC-NC-NC SN74LS148N3OBSOLETE PDIP N16TBD Call TI Call TISN74LS148NE4ACTIVE PDIP N1625Pb-Free(RoHS)CU NIPDAU Level-NC-NC-NCSN74LS148NSR ACTIVE SO NS162000Green(RoHS&no Sb/Br)CU NIPDAU Level-1-260C-UNLIMSN74LS148NSRE4ACTIVE SO NS162000Green(RoHS&no Sb/Br)CU NIPDAU Level-1-260C-UNLIM SNJ54148J OBSOLETE CDIP J16TBD Call TI Call TISNJ54148W OBSOLETE CFP W16TBD Call TI Call TISNJ54LS148FK ACTIVE LCCC FK201TBD Call TI Level-NC-NC-NC SNJ54LS148J ACTIVE CDIP J161TBD Call TI Level-NC-NC-NC SNJ54LS148W ACTIVE CFP W161TBD Call TI Level-NC-NC-NC (1)The marketing status values are defined as follows:ACTIVE:Product device recommended for new designs.LIFEBUY:TI has announced that the device will be discontinued,and a lifetime-buy period is in effect.NRND:Not recommended for new designs.Device is in production to support existing customers,but TI does not recommend using this part in a new design.PREVIEW:Device has been announced but is not in production.Samples may or may not be available.OBSOLETE:TI has discontinued the production of the device.(2)Eco Plan-The planned eco-friendly classification:Pb-Free(RoHS)or Green(RoHS&no Sb/Br)-please check/productcontent for the latest availability information and additional product content details.TBD:The Pb-Free/Green conversion plan has not been defined.Pb-Free(RoHS):TI's terms"Lead-Free"or"Pb-Free"mean semiconductor products that are compatible with the current RoHS requirements for all6substances,including the requirement that lead not exceed0.1%by weight in homogeneous materials.Where designed to be soldered at high temperatures,TI Pb-Free products are suitable for use in specified lead-free processes.Green(RoHS&no Sb/Br):TI defines"Green"to mean Pb-Free(RoHS compatible),and free of Bromine(Br)and Antimony(Sb)based flame retardants(Br or Sb do not exceed0.1%by weight in homogeneous material)(3)MSL,Peak Temp.--The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications,and peak solder temperature.Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided.TI bases its knowledge and belief on information provided by third parties,and makes no representation or warranty as to the accuracy of such information.Efforts are underway to better integrate information from third parties.TI has taken and continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.TI and TI suppliers consider certain information to be proprietary,and thus CAS numbers and other limited information may not be available for release.In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s)at issue in this document sold by TI to Customer on an annual basis.IMPORTANT NOTICETexas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, modifications, enhancements, improvements, and other changes to its products and services at any time and to discontinue any product or service without notice. Customers should obtain the latest relevant information before placing orders and should verify that such information is current and complete. All products are sold subject to TI’s terms and conditions of sale supplied at the time of order acknowledgment.TI warrants performance of its hardware products to the specifications applicable at the time of sale in accordance with TI’s standard warranty. T esting and other quality control techniques are used to the extent TI deems necessary to support this warranty. Except where mandated by government requirements, testing of all parameters of each product is not necessarily performed.TI assumes no liability for applications assistance or customer product design. Customers are responsible for their products and applications using TI components. T o minimize the risks associated with customer products and applications, customers should provide adequate design and operating safeguards.TI does not warrant or represent that any license, either express or implied, is granted under any TI patent right, copyright, mask work right, or other TI intellectual property right relating to any combination, machine, or process in which TI products or services are used. Information published by TI regarding third-party products or services does not constitute a license from TI to use such products or services or a warranty or endorsement thereof. Use of such information may require a license from a third party under the patents or other intellectual property of the third party, or a license from TI under the patents or other intellectual property of TI.Reproduction of information in TI data books or data sheets is permissible only if reproduction is without alteration and is accompanied by all associated warranties, conditions, limitations, and notices. Reproduction of this information with alteration is an unfair and deceptive business practice. TI is not responsible or liable for such altered documentation.Resale of TI products or services with statements different from or beyond the parameters stated by TI for that product or service voids all express and any implied warranties for the associated TI product or service and is an unfair and deceptive business practice. TI is not responsible or liable for any such statements. Following are URLs where you can obtain information on other Texas Instruments products and application solutions:Products ApplicationsAmplifiers Audio /audioData Converters Automotive /automotiveDSP Broadband /broadbandInterface Digital Control /digitalcontrolLogic Military /militaryPower Mgmt Optical Networking /opticalnetwork Microcontrollers Security /securityTelephony /telephonyVideo & Imaging /videoWireless /wirelessMailing Address:Texas InstrumentsPost Office Box 655303 Dallas, Texas 75265Copyright 2005, Texas Instruments Incorporated。
电子设计自动化EDA技术实验三报告模板-8线-3线优先编码器设计
2. 器件及管脚逻分配图
管脚分配情况如图，所选器件为 EPM7032AELCC44-4
3. 仿真波形 8 线-3 线优先编码器的仿真波形如下图，从波形可以得出，输入输出 满足前文真值表，电路功能达到设计要求
4. 时序分析图
上述时间分析可以得到，输出信号存在最大 4.5ቤተ መጻሕፍቲ ባይዱ时间延迟，它主要与器件速
度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。 七、结论 采用图形编程法实现了 8 线-3 线优先编码器的设计，并完成了电路的 设计编译、综合、逻辑仿真、时间分析，结果表明采用 ALTRA 的 CPLD 器件 设计的 8 线-3 线优先编码器，时间延迟为不超过 4.5ns 八、思考题 8 线-3 线优先编码器的设计方法还可以通过什么方式实现？ 利用 VHDL 实现 8 线 -3 线优先编码器方法多样，还可以通过诸如 case-when 等其他结构实现…..
Y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); YS,YEX : INOUT STD_LOGIC); END ENCODER; ARCHITECTURE sample OF ENCODER IS BEGIN P1:PROCESS(I,SEL) BEGIN if SEL='1' then Y <="111"; YS <='1'; YEX<='1'; elsif I(7)='0' then Y <="000"; YS <='1'; YEX<='0'; elsif I(6)='0' then Y<="001"; YS <='1'; YEX<='0'; elsif I(5)='0' then Y<="010"; YS <='1'; YEX<='0'; elsif I(4)='0' then Y<="011"; YS <='1'; YEX<='0'; elsif I(3)='0' then Y<="100"; YS <='1'; YEX<='0'; elsif I(2)='0' then Y<="101"; YS <='1'; YEX<='0';
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姓名学号实验日期成绩XXX XXXXXXX 年月日
实验三基本组合逻辑电路的PLD实现（2）
●实验名称：利用原理图输入法与VerilogHDL输入法设计一个8线-3线优先编码器
●实验目的:
1.熟悉用可编程器件实现基本组合逻辑电路的方法。
2.进一步熟悉MAX+plus II软件的使用方法，熟悉原理图输入法和VerilogHDL输入
法，进一步熟悉如何编译，器件选择，管脚分配和仿真。
●预习要求：
1.回顾数字电路中关于优先编码器的相关知识。
●实验说明：
1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言
输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语
言。
2.优先编码器的功能是允许同时在几个输入端有输入信号，编码器按照输入信号的优
先等级对同时输入的多路信号中优先级最高的一路进行编码。
3.8线-3线优先编码器的真值表如下图所示：
●实验内容与步骤：
1.新建一个属于自己的工程目录。
2.新建一张电路图文档，调用8线-3线优先编码器芯片74148（注意其均是低电平有
效），完成设计。
3.对电路图进行编译，仿真。
4.用VerilogHDL语言方式编写一个8线-3线优先编码器。
5.完成编译，管脚分配，并对模块进行仿真。
●实验报告要求：
1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：
1. 8线-3线优先编码器电路图：
2. 8线-3线优先编码器电路仿真波形：
3 .8线-3线优先编码器Verilog代码：
4. 8线-3线优先编码器Verilog代码仿真波形：。