触发器和时序逻辑电路测试题
时序电路练习题
时序电路习题一、填空1、寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
2、双拍工作方式的数码寄存器工作时需_____________。
3、按计数器中各触发器翻转时间可分为_________，________。
4、触发器有______个稳定状态，所以也称____________。
5、时序电路主要由________和 ________所构成，是一种具有_______功能的逻辑电路，常见的时序电路类型有___________和__________6、计数器的功能是_______________________,按计数时个触发器状态转换与计数脉冲是否同步，可分为__________和________。
_________计数器是各种计数器的基础。
7、4个触发器构成的8421BCD 码计数器，共有_______个无效状态，即跳过二进制数码_______到_______6个状态。
8、具有3个触发器的二进制计数器，他又_______种计数状态；具有4个触发器的二进制计数器，它有_____种计数状态。
9、JK 触发器是________（为1有效边沿有效）。
10. 1n n n Q JQ KQ +=+是_______触发器的特性方程。
11、1n n Q S RQ +=+是________触发器的特性方程，其约束条件为__________。
12、1n n n Q TQ TQ +=+是_____触发器的特征方程。
13、我们可以用JK 触发器转换成其他逻辑功能触发器，令__________________，即转换成T 触发器；令_______________，即转换为'T触发器；令________________，即转换成D触发器。
二、选择1、存储8位二进制信息要（）个触发器。
2、对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T=（）。
触发器及时序电路(5-6章)练习题2015 - 副本
触发器及时序电路（5-6章）练习题姓名：_______________________________ 学号：_________________________________一、是非题（请判断下列各题内容正确与否，分别用√及×填在题末（ ）内。
共计6小题，每小题1分）1. 凡是时序电路，一定有公共的时钟信号CP ． （ ）2．触发器的输出状态完全取决于同一时刻的输入状态。
（ ） 3. 对于图示某时序电路的状态转换图，可以判定该电路的循环长度为5，且可以自启动．（ ） 4. 计数器的模就是构成计数器的触发器个数． （ ）5. 当时序电路的状态图确定后，若用SSI 电路设计时，应选择触发器的数目k ≥log 2r ，r 为状态数目． （ ）6.对JK 及D 两种触发器来说，令D=J=K 时，这时两种触发器的功能完全等效。
（ ）二、单项选择题（请选择正确答案，将其代号填入题末空格内。
共计8小题，每小题1分） 7. 下列触发器中，不能构成移位寄存器的是 。
A. SR 触发器B. JK 触发器C. D 触发器D. T 和T ’ 触发器 8. 将4位移位寄存器构成如图1所示扭环计数器，则其无效状态有 A.2个 B.4个 C.8个 D.10个图1 图29. 图2所示74LVC161电路的状态图中具有 个有效状态A.12B.8C.9D.16 10．属于组合逻辑电路的部件是（ ）。
A 、编码器B 、寄存器C 、触发器D 、计数器 11. 状态转换图如图所示，其中具有启动能力的是（ ）。
C P12．同步计数器和异步计数器比较，同步计数器的显著优点是（ ）A 、工作速度高B 、触发器利用率高C 、电路简单D 、不受时钟CP 控制。
13．某移位寄存器的时钟脉冲频率为100KHZ ，欲将存放在该寄存器中的数左移8位，完成该操作需要（ ）时间。
A 、10μSB 、80μSC 、100μSD 、800ms 14．某电视机水平-垂直扫描发生器需要一个分频器将31500HZ 的脉冲转换为60HZ 的脉冲，欲构成此分频器至少需要（ ）个触发器。
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
触发器、时序逻辑电路
第12 章习题12-1填空题1. 数字电路分为组合逻辑和时序逻辑两大类。
2. 时序逻辑电路的输出取决于输入状态和输入前的输出状态，因此电路具有记忆功能。
触发器是构成时序逻辑电路的基本单元，其本身也由门电路构成，但其中包含有反馈环节，因此它是时序逻辑电路的基本单元。
3. 集成触发器的置1端可以根据需要预先将触发器置1，置0 端可以根据需要预先将触发器置0，而不受时序脉冲的同步控制。
4. 计数器统计的是CP脉冲的个数，它有3种分类方法，按计数进位不同，分为二进制、十进制和任意进制计数器；按计数规律不同，分为加法、减法和可逆计数器；按计数器中触发器翻转是否同步分为同步计数器和异步计数器，其中同步计数器的计数速度较快。
5. 寄存器是一种能够接收、暂存、传递数码或指令等信息的逻辑部件，它一般由触发器构成，且每个触发器只能存储1 位二进制信息。
6. 半导体存储器有两种，一种称为随机存取存储器，简称RAM；另一种称为只读存储器，简称ROM。
7. 存储器的存储容量是指存储器能够存储0 和1 的个数，一般用字数×位数来表示。
字数指字线的数目，位数指数据线的总的数目。
8. 移位寄存器按移位方向的不同分为左移寄存器、右移寄存器和双向移位寄存器。
9. 在所有触发器中，JK 触发器的逻辑功能是最完善的，它没有同步触发器的空翻现象，也没有同步触发器状态不定的现象，而且比D触发器和T触发器的功能齐全。
10. JK触发器的逻辑功能是J=0，K=0时，Q=0 ；J=0，K=1时，Q=0 ；J=1，K=0时，Q=1 ；J=1，K=1时，翻转。
输入信号过后保持输入信号到来时的功能称为记忆功能，翻转功能称为计数功能。
11. D触发器的逻辑功能可概括为输出端Q的状态永远与输入端D的状态相同，但在画波形图时应为D触发器的Q态与输入端的D态相同。
12. RS触发器的逻辑功能可概括为：R端和S端同时无效时，触发器保持原状态；R端和S端同时有效时，触发器处于不定状态；R端有效，S端无效时，触发器处于1状态；R端无效，S端有效时，触发器处于0 状态。
触发器及时序逻辑电路考试试题(电工电子技术大学专业试卷)
触发器及时序逻辑电路考试试题一．填空题：1、欲将D 触发器作成翻转触发器，应令D ＝ ；欲将JK 触发器作成翻转触发器，最简单的方法是 令J ＝ ，K ＝ 。
2、与非门构成的基本RS 触发器输入为D S 、D R ，工作时的约束条件为 。
3、时序逻辑电路的特点是 。
4、一个JK 触发器，现态Q n ＝0，要求在CP 作用下进入次态Q n+1＝1，可令J ＝ ， K= 。
5、设计一个五进制计数器，最少需要触发器的个数是 。
6、具有置0、置1、保持和翻转功能的触发器是 触发器；只具有置0、置1功的触发器是 触发器。
7、D 触发器的特征方程为 ，JK 触发器的特征方程为 。
8、若要将T 触发器转换为/T 触发器，可将T 端接 电平。
9、要存储n 位二进制信息需要 个触发器？ 10、触发器的状态是指 端的状态. 二．选择题:1、输入时钟脉冲频率为100KH Z 时，则十进制计数器最高一级触发器输出脉冲的频率为（ ）。
A ．10KH ZB ．20KH ZC ．50KH ZD ．100KH Z2、具有置0、置1、保持、翻转四种功能的触发器为 ( ) 。
A ．RS 触发器B ．JK 触发器C ．D 触发器 D ．T 触发器3.设计一个七进制计数器，最少需要触发器的个数是( ) 。
A ．2个B ．3个C ．8个D ．15个 4、四位二进制加法计数器能计的最大十进制数位为 （ ）。
A ．4B ．10C ．15D ．16 5、四位二进制加法计数器的有效状态有( )个。
A ．4B ．10C ．15D ．167、下列电路中，是时序电路的是（ ）A ．编码器B ．寄存器C ．译码器D ．加法器 8、/T 触发器具有（ ）功能。
A ．置0B ．置1C ．保持D ．翻转9、与非门组成的基本RS 触发器的输入端D S 称为直接置1端，D R 称为直接置0端，若要使该触发器实现置1功能，应令（ ）。
A ．0S D = 0R D =B ．1S D = 0R D =C ．B ．0SD = 1R D = D ．B ．1S D = 1R D =10、图2-1所示是一个由74LS290型集成芯片构成的计数器，分析它是一个（ ）进制计数器？A ．五进制B ．六进制C ．七进制D ．十四进制三、判断题:（ ）1、一个十进制计数器可以作为十分频器使用。
第14章触发器和时序逻辑电路-习题
第14章 触发器和时序逻辑电路A 选择题14.1.1 触发器如图14.01所示，设初始状态为0，则输出Q的波形为图14.02中的（ ）。
图14.01 习题14.1.1的图 图14.02 习题14.1.1的图14.1.2 触发器如图14.03所示，设初始状态为0，则输出Q的波形为图14.04中的（ ）。
图14.03 习题14.1.2的图 图14.04 习题14.1.2的图14.1.3 图14.05所示的触发器具有（ ）功能。
（1）保持 （2）计数 （3）置1图14.05 习题14.1.3的图14.1.4 在图14.06所示的电路中，触发器的原状态Q1Q0＝01，则在下一个CP作用下，Q1Q0为（ ）。
（1）00 （2）01 （3）10图14.06 习题14.1.4的图 图14.07 习题14.1.5的图14.1.5在图14.07所示的电路中，触发器的原状态Q1Q0＝00，则在下一个CP作用下，Q1Q0为（ ）。
（1）00 （2）01 （3）1014.3.1 图14.08所示的是（ ）计数器。
（1）七进制 （2）八进制 （3）九进制图14.08 习题14.3.1的图14.4.1 由555定时器组成的单稳态触发器如图14.4.2（a）所示，若加大电容C的电容值，则（ ）。
（1）增大输出脉冲u0的幅度（2）增大输出脉冲u0的宽度（3）对输出脉冲u0无影响14.4.2 由555定时器组成的多谐振荡器如图14.4.3（a）所示，欲使振荡频率增高，则可（ ）。
（1）减小C （2）增大R1,R2 （3）增大U CCB基本题14.1.6 当基本RS触发器D R和D S端加上图14.09所示的波形时，试画出Q端的输出波形。
设初始状态为0和1两种情况。
14.1.7 当可控RS触发器CP，S和R端加上图14.10所示的波形时，使画出Q端的输出波形。
设初始状态为0和1两种情况。
图14.09 习题14.1.6的图 图14.10 习题14.1.7的图14.1.8 当主从型JK触发器的CP，J、K端分别加上图14.11所示的波形时，试画出Q端的输出波形。
集成电子技术习题及解析-第二篇第4章
因为D触发器的特性方程为： ,而 触发器的特性方程为 所以 ，所以电路为：
题2.4.14由负边沿JK触发器组成的电路及CP、A的波形如图题2.4.14所示，试画出QA和QB的波形。设QA的初始状态为0。
图题2.4.14
② 依次设定初始状态，代入状态方程，求得次态，初态一般设为从0000开始；
③ 由求得的状态，画出状态转换图（把所有的状态都画上）；
④ 根据状态转换图，可以画出波形图（时序图）；
⑤得出电路的功能结论（计数器的模、进制数、能否自启动或其它结论）；
分析时序电路还可以用其它的方法，本题不一一列出。
题2.4.22三相步进马达对电脉冲的要求如图题2.4.22所示，要求正转时，三相绕组Y0、Y1、Y2按A、B、C的信号顺序通电，反转时，Y0、Y1、Y2绕组按A、C、B的信号顺序通电(分别如图中的状态转换图所示)。同时，三相绕组在任何时候都不允许同时通电或断电。试用JK触发器设计一个控制步进马达正反转的三相脉冲分配电路。
(a) 是一个同步计数器，各触发器激励方程
触发器激励方程代入各自的特性方程求得状态方程：
依次设定初态，计算出次态如下：
初态设定从 开始，→001→010→011→100→001
→010， →000， →000
有状态转换图为：
111→000←110所以电路的模是M＝4，采用余1码进行计数
↓ 四分频后，最高位的输出频率为
图题2.4.19
解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。其波形如图：
题2.4.20(1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数?
《数字电路制作与测试》习题册（三）
《数字电路制作与测试》习题册（三）项⽬三计数器的设计与调试主要知识点：⼀、填空题1. 时序逻辑电路的输出不仅与有关，⽽且与有关。
2. 时序逻辑电路中的存储电路通常有两种形式：和。
3. 是构成时序逻辑电路中存储电路的主要元件。
4. 锁存器和触发器是构成时序逻辑电路中的主要元件。
5. 按逻辑功能分，触发器有、、、触发器等⼏种。
6. 触发器按照逻辑功能来分⼤致可分为种。
7. 触发器是构成逻辑电路的重要部分。
8. 触发器有两个互补的输出端Q 、Q ，定义触发器的0状态为，1状态为，可见触发器的状态指的是端的状态。
9. 触发器的两个输出端Q 、Q ，当0,1Q Q ==时，我们称触发器处于。
10. 触发器的状态指的是的状态，当1,0Q Q ==时，触发器处于。
11. 触发器有2个稳态，存储4位⼆进制信息要个触发器。
12. 因为触发器有个稳态，6个触发器最多能存储⼆进制信息。
13. ⼀个有与⾮门构成的基本RS 触发器，其约束条件是。
14. ⼀个基本R S 触发器在正常⼯作时，它的约束条件是R +S =1，则它不允许输⼊S = 且R = 的信号。
15. 与⾮门构成的基本RS 锁存器输⼊状态不允许同时出现R = S = 。
16. 与⾮门构成的基本RS 锁存器的特征⽅程是，约束条件是。
17. 由与⾮门构成的基本RS 锁存器其逻辑功能有种。
18. 由与⾮门构成的基本RS 锁存器正常⼯作时有三种状态，分别是01R S =输出为，10R S = 输出为，11R S =输出为。
（0状态/1状态/保持状态）。
19. 与⾮门构成的基本RS 锁存器当Q=1时，R = ，S = 。
20. 与⾮门构成的基本RS 锁存器当Q=0时，R = ，S = 。
21. 锁存器和触发器的区别在于其输出状态的变化是否取决于。
22. 触发器的输出状态变化除了由输⼊信号决定外还取决于。
23. 和共同决定了触发器输出状态的变化。
24. 钟控RS 触发器的约束条件是。
触发器练习题
触发器练习题一、判断题1.由逻辑门组成的各种触发器属于电平异步时序逻辑电路（）2、rs、jk、d和t四种触发器中，唯有rs触发器存在输入信号的约束条件（）3、与非门的输入端加有低电平时，其输出端恒为高电平。
（）4、数字电路可以分为组合逻辑电路和时序逻辑电路两大类。
（）5.时序逻辑电路中存在反馈，其输出不仅取决于当时的输入，还取决于电路的最后状态。
（6）组合逻辑电路的输出只与当时的输入有关，与电路的最后状态无关，没有记忆功能。
（7）触发器是时序逻辑电路的基本单元。
（）8、时序逻辑电路由组合逻辑电路和存储电路构成。
（）9.触发器的反转条件由触发器输入和时钟脉冲决定。
（）10、组合逻辑电路任何时刻的输出不仅与该时刻的输入状态有关，还与先前的输出状态有关。
（）11.译码器和比较器属于组合逻辑电路。
12、数字电路可分为组合逻辑电路和时序逻辑电路。
13.全加器是一种逻辑电路，它将两个1位二进制数相加，并考虑低进位。
14.实现相同逻辑功能的逻辑电路可以不同。
15.解码是编码的逆过程。
16、寻找组合逻辑电路输入输出关系表达式的过程和方法,是组合逻辑电路的设计过程.17、公式化简法有时不容易判断结果是否最简.18、实现同一逻辑功能的电路是唯一的.19、加法器可以有并行进位加法器.20.七段显示解码器有两个连接：公共阳极和公共阴极显示21、一个班级有80个学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求22.高级有效显示解码器可驱动公共阴极连接数码管23，低级有效显示解码器可驱动公共阳极连接数码管24，高级有效显示解码器可驱动公共阳极连接数码管25，低电平有效显示解码器可以驱动公共阴极连接的数码管26。
由同一CP控制的每个触发器的计数器称为异步计数器（）27。
每个触发器具有不同信号源的计数器称为同步计数器（）28。
一个触发器可以存储两个二进制数（）29和D。
触发器只有时钟脉冲上升沿的有效变化。
时序逻辑电路测试试卷
时序逻辑电路测试试卷1 . 对双JK集成触发器74LS112引脚功能叙述错误的是（）[单选题] *A.16脚是VccB.8脚是GNDC.1脚是CP1D.16脚是GND(正确答案)2 . 图示74LS112中表示（） [单选题] *A.低电平时置1(正确答案)B.低电平时置0C.高电平时置1D.高电平时置03 . 如图示74LS112的中CP引脚是（） [单选题] *A.8号引脚B.14号引脚C.1号引脚和13号引脚(正确答案)D.8号引脚和12号引脚4 . D触发器用作计数型触发器时，输入端D的正确接法是（） [单选题] *A.D=0B.D=1C.D= (正确答案)D.D=Q5 . 以下图示中属于下降沿触发的是（）[单选题] *A.图AC.图C(正确答案)D.图D6 . 如图所示为某触发器工作时前6个CP的波形，期间没有出现的功能是（）[单选题] *A.保持(正确答案)B.翻转C.置1D.置07 . 双D集成触发器CD4013的7号引脚是（） [单选题] *A.VSS(正确答案)B.VDDC.1Q8 . 下列哪项表示基本RS触发器的符号（） [单选题] *A.(正确答案)B.C.D.9 . 图示中74LS112的内部有JK触发器的数量正确的是（）[单选题] *A.1个B.2个(正确答案)C.3个D.4个10 . 如图所示波形， CP时钟脉冲第5个下降沿时，触发器实现的功能为（）[单选题] *A.保持B.翻转(正确答案)C.置1D.置011 . 双D集成触发器CD4013的时钟脉冲CP的引脚是（）[单选题] *A.14脚B.7脚C.3脚与11脚(正确答案)D.5脚与11脚12 . 如图所示，该逻辑符号所表示的触发器的类型为（）[单选题] *A.RSB.JKC.D(正确答案)D.T13 . JK触发器中，其触发信号输入端有（） [单选题] *A.一个B.二个(正确答案)C.三个D.四个14 . 十进制数13的8421BCD码为（） [单选题] *A.00001101B.00010011(正确答案)C.00100011D.0000101115 . D触发器当D=Q时，实现的逻辑功能是（） [单选题] *A.置0B.置1C.保持(正确答案)D.翻转16 . 主从JK触发器的初态为0，JK=11时，经过2020个触发脉冲后，其状态变化及输出状态为（） [单选题] *A.一直为0B.由0变为1，然后一直为1C.在0、1间翻转，最后为1D.在0、1间翻转，最后为0(正确答案)17 . 在RS触发器的逻辑符号中表示（） [单选题] *A.低电平时置1B.高电平时置1C.低电平时置0(正确答案)D.高电平时置018 . 关于JK触发器的错误表述是（） [单选题] *A.对于输入信号没有制约条件B.不允许JK同时为1(正确答案)C.允许JK同时为1D.允许JK同时为019 . 主从RS触发器是在时钟脉冲CP的（），根据输入信号改变状态。
(完整word版)数字电子技术试题及答案(题库)
数字电子技术基础试题（一）一、填空题 : （每空1分，共10分）1． (30.25) 10 = ( ) 2 = ( ) 16 。
2 . 逻辑函数L = + A+ B+ C +D = 。
3 . 三态门输出的三种状态分别为：、和。
4 . 主从型JK触发器的特性方程= 。
5 . 用4个触发器可以存储位二进制数。
6 . 存储容量为4K×8位的RAM存储器，其地址线为条、数据线为条。
二、选择题： (选择一个正确的答案填入括号内，每题3分，共30分 )1.设图1中所有触发器的初始状态皆为0，找出图中触发器在时钟信号作用下,输出电压波形恒为0的是：（）图。
图 12.下列几种TTL电路中，输出端可实现线与功能的电路是（）。
A、或非门B、与非门C、异或门D、OC门3.对CMOS与非门电路，其多余输入端正确的处理方法是（）。
A、通过大电阻接地（>1.5KΩ）B、悬空C、通过小电阻接地（<1KΩ）D、通过电阻接V CC4.图2所示电路为由555定时器构成的（）。
A、施密特触发器B、多谐振荡器C、单稳态触发器D、T触发器5.请判断以下哪个电路不是时序逻辑电路（）。
图2A、计数器B、寄存器C、译码器D、触发器6．下列几种A/D转换器中，转换速度最快的是（）。
图2A、并行A/D转换器B、计数型A/D转换器C、逐次渐进型A/D转换器D、双积分A/D转换器7．某电路的输入波形 u I 和输出波形 u O 如图 3所示，则该电路为（）。
图3A、施密特触发器B、反相器C、单稳态触发器D、JK触发器8．要将方波脉冲的周期扩展10倍，可采用（）。
A、10级施密特触发器B、10位二进制计数器C、十进制计数器D、10位D/A转换器9、已知逻辑函数与其相等的函数为（）。
A、B、C、D、10、一个数据选择器的地址输入端有3个时，最多可以有（）个数据信号输出。
A、4B、6C、8D、16三、逻辑函数化简（每题5分，共10分）1、用代数法化简为最简与或式Y= A +2、用卡诺图法化简为最简或与式Y= + C +A D，约束条件：A C + A CD+AB=0四、分析下列电路。
21章 题库——时序逻辑电路+答案
第21章 触发器和时序逻辑电路一、填空题1、JK 触发器的特性方程为：=+1n Q ________________________。
2、时钟触发器按照结构和触发方式不同可分为：_________、__________、_________和主从式触发器四种。
3、T 触发器的特性方程为=+1n Q _________________。
4、4个触发器组成的寄存器可以存储__________位二进制数。
5、将JK 触发器的J 端连在Q 端上，K 端接高电平。
假设)(t Q =0，则经过50个CP 脉冲作用后，它的状态)50(+t Q =_____。
6、对于时钟RS 触发器，若要求其输出“0”状态保持不变，则输入的RS 信号应为________。
7、组成计数器的各个触发器的状态能在时钟信号到达时同时翻转,它属于__________ 计数器。
（填“同步”或“异步”）8、当JK 触发器的输入J=1，K=0时，触发器的次态Q n+1=____________。
9、若要构成十二进制计数器，最少要用__________个触发器。
10、构成一个模6的同步计数器最少要________个触发器。
11、一个 JK 触发器有____个稳态，它可存储____位二进制数。
二、选择题1、下列触发器中有空翻现象的是_________。
A 、同步式触发器B 、维持阻塞式触发器C 、主从式触发器D 、边沿式触发器 2、在以下各种电路中，属于时序电路的有__________。
A 、译码器B 、计数器C 、数据选择器D 、编码器 3、JK 触发器当J=K=1时，Q n+1=__________。
A 、0B 、1C 、Q nD 、 Q n4、下列触发器中逻辑功能最多是_______。
A 、J-K 触发器B 、D 触发器C 、T 触发器D 、T ′触发器 5、在CP 有效的情况下，当输入端D=0时，则D 触发器的输出端=+1n Q ________。
时序逻辑电路 练习题
时序逻辑电路练习题
时序逻辑电路是数字电路中的一种，用于处理具有时序要求的信号。
本文将介绍一些时序逻辑电路的练习题，以帮助读者更好地理解和应
用这一概念。
一、单稳态电路练习题
1. 设计一个单稳态电路，当输入一个脉冲信号时，输出一个规定时
间内持续高电平的信号。
2. 在上一个题目的基础上，如何修改电路使得输出信号变为规定时
间内持续低电平？
二、触发器练习题
1. 使用D触发器设计一个计数器，能够对输入的脉冲信号进行计数，并在满足条件时将输出信号置高。
2. 当输入信号发生改变时，触发器可以在输出端输出一个特定的状态。
请问，这个特定的状态是什么？
三、时序逻辑电路设计练习题
1. 设计一个电路，实现一个有限状态机，能够对输入信号进行判断
和响应。
当输入信号含有特定模式时，输出信号为高电平。
2. 使用时序逻辑电路设计一个简单的交通灯控制系统。
要求在不同
的时间段内，输出不同颜色的信号。
四、时序逻辑电路故障排除练习题
1. 当你发现时序逻辑电路输出异常时，你会如何进行故障排查？列出你的步骤和方法。
2. 当时序逻辑电路中出现由于信号传输延迟而造成的错误时，你有何解决方案？
总结：
时序逻辑电路练习题涵盖了单稳态电路、触发器、有限状态机设计以及故障排除等方面。
通过解决这些练习题，读者可以更好地理解和应用时序逻辑电路，提升对数字电路的理解和实践能力。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
触发器和时序逻辑电路测试题
触发器和时序逻辑电路测试题（十二章，十三章）一、填空题1、存放N为二进制数码需要_______个触发器。
2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状态为1111，然后向高位发_____信号。
3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的触发器两部分组成。
4、十进制计数器最少要用______个触发器。
5、用N个触发器可以构成存放_______位二进制代码寄存器。
6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位________逻辑电路和_________逻辑电路两大类。
7、8421BCD码位1001，它代表的十进制是_________。
8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲，计数状态位________。
9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。
10、同步计数器各个触发器的状态转换，与________同步，具有______特点。
11、寄存器在断电后，锁存的数码_______。
12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二进制数码_________到______6个状态。
二、判断题、1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。
（）2、移位寄存器即可并行输出也可串行输出。
（）3、右移寄存器存放的数码将从低位到高位，依次串行输入。
（）4、八位二进制能表示十进数的最大值是256. （）5、表示一位十进制数至少需要二位二进制。
（）6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。
（）7、数码寄存器存放的数码可以并行输入也可以串行输入。
（）8、显示器属于时序逻辑电路类型。
（）9、计数器、寄存器和加法器都属于时序逻辑电路。
（）10、时序逻辑电路具有记忆功能。
（）11、用4个触发器可构成4位二进制计数器。
《时序逻辑电路》单元基础练习题
《时序逻辑电路》单元基础练习题一、填空题1、触发器具有种稳定状态。
在输入信号消失后，能保持输出状态不变，也就是说它具有功能。
在适当触发信号作用下，从一个稳态变为另一个稳态，因此，触发器可作为信息的存贮单元。
2、主从型触发器可以避免现象的产生。
3、触发器按照逻辑功能来分，类型主要有、、和，以及只具有功能的计数型触发器。
4、与非门构成的基本RS触发器的约束条件是R+S不能为。
5、触发器电路中，S D端、R D端可以根据需要预先将触发器或，而不受的同步控制。
6、JK触发器具有、、和逻辑功能。
7、为提高触发器工作的可靠性，增强抗干扰能力，常用触发器。
其输出状态仅取决于CP 或时触发器的状态。
8、在数字电路中，按照逻辑功能和电路特点，各种数字集成电路可分为逻辑电路和逻辑电路两大类。
9、时序电路一般由具有作用的电路和具有作用的电路两部分组成。
10、常用于接收、暂存、传递数码的时序电路是。
存放n位二进制数码需要个触发器。
11、能实现操作的电路称为计数器。
计数器按CP控制方式不同可分为计数器和计数器。
进制计数器是各种计数器的基础。
12、一个完整的数字译码显示电路通常由，，和四部分组成。
13、数码寄存器采用的方式存储数码，移位寄存器具备的特点。
14、计数电路还常用作器。
15、在频率测试电路中，若在0.0002s内，显示器显示为1000，则待测频率为KH Z。
二、选择题1、基本RS 触发器电路中，触发脉冲消失后，其输出状态（ ）A ：恢复原状态B ：保持现状态C ：出现新状态D ：不能确定 2、触发器与组合逻辑电路比较（ ）A ：两者都有记忆能力B ：只有组合逻辑电路有记忆能力C ：只有触发器有记忆能力D ：两者都没有记忆能力 3、在图中，由JK 触发器构成了（ ）A ：D 触发器B ：基本RS 触发器C ：T 触发器D ：同步RS 触发器 4、D 型触发器逻辑功能为（ ）A ：置0、置1B ：置0、置1、保持C 、保持、计数D ：置0、置1、保持、计数 5、下列真值表为JK 触发器的真值表的是（A 、B 为输入）（ ）6、某四位右移寄存器初始并行输出状态为1111，若串行输入数据为1001，则第三个CP 脉冲作用下，并行输出的状态为（ ）A ：1111B ：0111C ：0011D ：1001 7、下列电路中不属于时序电路是（ ）A ：同步计数器B ：数码寄存器C ：译码器D ：异步计数器 8、为了提高电路抗干扰能力，触发脉冲宽度是（ ）A ：越宽越好B ：越窄越好C ：无关的J KC A B C D9、不能完成计数功能的逻辑图为（ ）A B C D 10、如图对该触发器波形图说法正确的是（ ）A ：第1时钟脉冲Q 状态错 CP 1 2 3 4B ：第2时钟脉冲Q 状态错C ：第3时钟脉冲Q 状态错 CPD ：第4时钟脉冲Q 状态对 Q 11、下列说法错误的是A ：JK 触发器的特性方程是Q n+1=J Q n +K Q nB ：n 进制计数器，所计最大十进数为n-1。
电子技术第九章章节测试卷
第九章时序逻辑电路一、填空题1.某中规模寄存器内有3个触发器，用它构成的扭环型计数器模长为；构成最长模计数器模长为。
2．按寄存器接收数码的方式不同可分为------------------和--------------式两种。
3．时序电路是由------------和--------------所组成。
4．计数器按CP控制触发方式不同可分为------------计数器和-----------计数器。
5.时序逻辑电路的输出不仅和_________有关，而且还与_____________有关。
6.移位寄存器不但可_________ ，而且还能对数据进行 _________。
7．用来累计输入脉冲数目的部件称为---------------。
8．半导体数码显示器的内部接法有两种形式：共接法和共接法。
9．对于共阳接法的发光二极管数码显示器，应采用电平驱动的七段显示译码器。
10．寄存器按照功能不同可分为两类：寄存器和寄存器。
11．数字电路按照是否有记忆功能通常可分为两类：、。
12．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
13．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。
14.能以二进制数码形式存放数码或指令的部件称为_______________.15.用来累计和寄存输入脉冲数目的部件称为_______________.二、选择题1.6个触发器构成的寄存器能存放（）位数据信号。
A 6B 12C 18D 242. 有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP 作用下，四位数据的移位过程是（ ）。
A. 1011--0110--1100--1000--0000B. 1011--0101--0010--0001--0000C. 1011--1100--1101--1110--1111D. 1011--1010--1001--1000--0111 3．N 个触发器可以构成最大计数长度（进制数）为( )的计数器。
时序逻辑电路练习题
时序逻辑电路练习题-CAL-FENGHAI.-(YICAI)-Company One1一、填空题1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。
2．D 触发器的特性方程为 ___ ；J-K 触发器的特性方程为______。
3．T触发器的特性方程为。
4．仅具有“置0”、“置1”功能的触发器叫。
5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。
6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。
7．JK触发器J与K相接作为一个输入时相当于触发器。
8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。
9．时序电路的次态输出不仅与即时输入有关，而且还与有关。
10. 时序逻辑电路一般由和两部分组成的。
11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。
12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
13．要构成五进制计数器，至少需要级触发器。
14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。
15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。
16. 在各种寄存器中，存放 N 位二进制数码需要个触发器。
17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。
18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。
19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。
20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。
(完整版)第21章触发器和时序逻辑电路习题答案
第21章 触发器和时序逻辑电路191、触发器按其工作状态是否稳定可分为( b )。
(a)RS 触发器，JK 触发器，D 触发器，T 触发器；(b)双稳态触发器，单稳态触发器，无稳态触发器；(c)主从型触发器，维持阻塞型触发器。
192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。
(a)置“1”； (b)置“0”； (c)保持原状态。
A193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。
(a)1t ； (b)2t ； (c)3t 。
C S Rt 1t 2t3194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。
(a)200Hz ； (b)400Hz ； (c)100Hz 。
195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。
(a)具有计数功能； (b)置“0”； (c)置“1”。
A196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。
(a)具有计数器功能； (b)置“0”； (c)置“1”。
A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q是“0”的瞬间为( a )。
(a) 1t ； (b)2t ； (c)3t 。
C t 1t 2t 3198、逻辑电路如图所示，它具有( a )。
(a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。
199、逻辑电路如图所示，它具有( b )。
(a)D 触发器功能； (b)T 触发器功能；(c)T'触发器功能。
200、时序逻辑电路与组合逻辑电路的主要区别是( c )。
(a)时序电路只能计数，而组合电路只能寄存；(b)时序电路没有记忆功能，组合电路则有；(c)时序电路具有记忆功能，组合电路则没有。
201、寄存器与计数器的主要区别是( b )。
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触发器和时序逻辑电路测试题
（十二章，十三章）
一、填空题
1、存放N为二进制数码需要_______个触发器。
2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状
态为1111，然后向高位发_____信号。
3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的
触发器两部分组成。
4、十进制计数器最少要用______个触发器。
5、用N个触发器可以构成存放_______位二进制代码寄存器。
6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位
________逻辑电路和_________逻辑电路两大类。
7、8421BCD码位1001，它代表的十进制是_________。
8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲，
计数状态位________。
9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。
10、同步计数器各个触发器的状态转换，与________同步，具有______特点。
11、寄存器在断电后，锁存的数码_______。
12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二
进制数码_________到______6个状态。
二、判断题、
1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。
（）
2、移位寄存器即可并行输出也可串行输出。
（）
3、右移寄存器存放的数码将从低位到高位，依次串行输入。
（）
4、八位二进制能表示十进数的最大值是256. （）
5、表示一位十进制数至少需要二位二进制。
（）
6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。
（）
7、数码寄存器存放的数码可以并行输入也可以串行输入。
（）
8、显示器属于时序逻辑电路类型。
（）
9、计数器、寄存器和加法器都属于时序逻辑电路。
（）
10、时序逻辑电路具有记忆功能。
（）
11、用4个触发器可构成4位二进制计数器。
（）
12、同步时序电路由组合电路和触发器两部分组成。
（）
13、组合电路不含有记忆功能的器件。
（）
14、时序电路不含有记忆功能的器件。
（）
15、同步时序电路具有统一的时钟CP控制。
（）
16、异步时序电路的各级触发器类型不同。
（）
17、时序逻辑电路与组合逻辑电路的最大区别在于，它具有存储和记忆功能。
（）三、选择题
1．下列逻辑电路中为时序逻辑电路的是。
A.变量译码器
B.加法器
C.数码寄存器
D.数据选择器
2．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器
B.没有统一的时钟脉冲控制
C.没有稳定状态
D.输出只与内部状态有关
3．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用个触发器。
A.2
B.3
C.4
D.10
4、对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=（）。
A.0
B.1
C.Q
D.
5、对于D触发器，欲使Q n+1=Q n，应使输入D=（）。
A.0
B.1
C.Q
D.
6、对于JK触发器，若J=K，则可完成（）触发器的逻辑功能。
A.RS
B.D
C.T
D.Tˊ
7、下列触发器中，克服了空翻现象的有（）。
A.边沿D触发器
B.基本RS触发器
C.同步RS触发器
D.主从JK
触发器
8、同步计数器和异步计数器比较，同步计数器的优点是（）。
A.工作速度高
B.触发器利用率高
C.电路简单
D.不受时钟CP控制。
9、N个触发器可以构成最大模值为（）的计数器。
A.N
B.2N
C.N2
D.2N
10、一位8421BCD码计数器至少需要（）个触发器。
A.3
B.4
C.5
D.10
11、采用串行输入/串行输出的8位移位寄存器，时需经（）个脉冲后，8位数码才能全部移出寄存器中。
A.7
B.8
C.15
D.16
四、分析题
1：触发器和门电路的区别。
2、时序逻辑电路的组成和逻辑功能。
3、分析图P7-1所示时序电路的逻辑功能，设初始状态为Q = 0，
4、分析如图P7-3时序逻辑电路的功能，设触发器初始状态为0，试写出：画出状态转换图时序图和波形图
Q Q 31计数脉冲
清零脉冲
图P7-3
3题参考答案
解：（1）D 触发器的特性方程：D Q
n =+1将各触发器的驱动方程代入，即得电路的状态方程：
（2）计算、列状态表：
（3）画状态图、时序图：
（4）电路功能：由状态图可以看出，在时钟脉冲CP 的作用下，电路的8个状态按递减规律循环变化，即：000→111→110→101→100→011→010→001→000→…电路具有递减计数功能，是一个3位二进制异步减法计数器。
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